数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 4 |主题: 30967|排名: 26

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各位作FPGA与CPLD的硬件调试环境	lizhen7799 2003-11-3	94546	superljc 2003-11-6 16:32
jianli报名	jianli 2003-11-6	12300	jianli 2003-11-6 10:56
大家讨论一下联盟的宗旨 (无内容) ...2	jackzhang 2003-9-25	113875	craftfox 2003-11-6 10:01
craftfox报名	craftfox 2003-11-6	03070	craftfox 2003-11-6 09:52
请问工艺是怎样影响设计的	mengly 2003-11-4	62672	greatrebel 2003-11-6 06:08
谁能告诉我以下电平规范	xjtanh 2003-11-5	33639	craftfox 2003-11-5 19:29
报名！	hjfncut 2003-11-5	02424	hjfncut 2003-11-5 19:05
关于VHDL模为3计数器设计一问！请大虾指点！！	wjccentury 2003-11-5	93752	palemoon 2003-11-5 13:12
这样写UART的控制逻辑关系是否可以？	fanqiongjian 2003-11-5	12325	goodhope 2003-11-5 13:03
[公告]目前为止的报名成员名单	bravelu 2003-10-30	84253	longerzhu 2003-11-5 06:13
modelsim p&r后仿真 ...2	handsome 2003-11-2	106646	handsome 2003-11-4 19:25
synplify安装出错	3650054 2003-11-3	22385	3650054 2003-11-4 18:50
ameicjm	ameicjm 2003-11-3	52563	江苏野马 2003-11-4 17:38
强烈建议开辟分论坛！	yunyt 2003-11-4	12072	jackzhang 2003-11-4 16:42
哪位对声卡有研究？	yunyt 2003-11-1	22713	yunyt 2003-11-4 16:27
mengly	mengly 2003-11-4	02189	mengly 2003-11-4 10:40
对epcs1烧写应该是*.pof文件？模式应该是那种？	3650054 2003-11-3	33309	秦俑 2003-11-4 10:33
IP核超频运行会出现什么情况	xjtanh 2003-11-3	43001	xjtanh 2003-11-4 10:23
PCI fifo问题	dragonyoo 2003-8-5	97161	catxdmm 2003-11-4 09:49
[公告]联盟报名再延长三天	bravelu 2003-11-3	02508	bravelu 2003-11-3 20:29
[公告]IP设计联盟报名确认信已发！	bravelu 2003-10-31	43025	bravelu 2003-11-3 20:26
也算我一个吧，wangxiaodong@oceanus.com.cn (无内容)	nethammer 2003-11-3	12155	nethammer 2003-11-3 19:31
用vhdl编程替换gal编程的问题	fanqiongjian 2003-11-3	52897	fanqiongjian 2003-11-3 14:34
报名	shasd 2003-11-3	02145	shasd 2003-11-3 12:34
片内振荡器。	dairlom 2003-10-22	74304	atuhappy 2003-11-3 12:04
[公告]联盟长期接受报名	bravelu 2003-10-31	12444	ameicjm 2003-11-3 11:18
cpld芯片同时接两个不同时钟，是否可以？	fanqiongjian 2003-11-3	24066	fanqiongjian 2003-11-3 09:42
signal timer : signed(15 downto 0);是什么意思？	洋洋 2003-11-2	55133	洋洋 2003-11-3 08:57
各位高手，7128的输出电流最大可以到多少？我希望每个脚输出10MA	SYARD001 2003-10-20	53584	bravelu 2003-11-2 22:54
[公告]IP设计联盟第一阶段报名截止	bravelu 2003-11-2	02206	bravelu 2003-11-2 11:57
各位前辈，把我也算上吧！	dairlom 2003-11-1	15696	bravelu 2003-11-2 11:23
报名！	yunyt 2003-11-1	02000	yunyt 2003-11-1 20:18
[求助]SCAN信号时间问题	goodhope 2003-10-31	22888	老扁 2003-11-1 16:35
[求助]vhdl中的component怎么改写成verilog模块？	jiqing 2003-10-30	44528	goodhope 2003-11-1 12:12
同步fifo和异步fifo的区别 (无内容)	yn800323 2003-10-31	12250	cnspy 2003-11-1 09:56

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