有哪位给介绍一下power analysis的流程？

goodhope · 发表于 2003-11-1 21:49:59

Same netlist for pre and post layout. But in pre-layout, wireload model is ued to estimate the parasite capacitance. Lumped parasite capacitance will be used in post-layout

greatrebel · 发表于 2003-11-2 02:47:00

谢谢goodhope，什么是wireload？
还有不是说post－layout比pre-layout得power analysis要准确吗？不是因为用了从layout extract出来得netlist吗？从layout 里提取得netlist只是为了后仿真用吗？

wilson · 发表于 2003-11-2 20:32:52

从LAYOUT里提取出来的网表,可以用来做时序分析和功耗分析.除了前面几位提到的软件之外,FIRST ENCOUNTER也可以做功耗分析的.而且有4种模式.2种针对FLOORPLAN的,2种针对LAYOUT的.前面2种分析可以让用户在FLOORPLAN的初期就可以估计功耗.后面2者是在P&R完成之后做的.里面包括静态分析和基于模拟基础上的分析.基于模拟基础上的分析就需要前面提过的VCD文件.我想版主说的应该没错,VCD是从仿真里出来的结果.一般在LIBRARY里面都要有„cell_leakage_power“ and „internal_power“ Attribute.分别用于静态和动态的分析.但是我觉得困难的地方是如何掌握信号翻转率.上次我发的关于时钟的贴就是想搞明白这个的.
说的不对的地方,请大家多多指教.

icetop · 发表于 2003-12-26 09:27:52

请问哪位知 Sequence's PowerTheater(a RTL power analysis tool),
可介绍一下他的power analysis的流程.
谢谢!

icnewer · 发表于 2004-2-2 19:11:20

不知道我是不是理解错了：据我所知，现在业界做power analysis的Golden tool是Simplex（现在已经被Cadence并购了）的VoltageStorm。理论上来说是需要VCD file，不过商业上大家一般都是大约的toggle rate然后得出instance power然后用GDS/DEF/LEF来做的。个人意见，仅供参考。

icemaster · 发表于 2004-2-11 08:24:59

我还在用hspice做，原来还有这么多工具

icnewer · 发表于 2004-2-11 15:05:09

HSpice当然可以做，而且相对来说精度更高，可是对于大型SoC来说基本是不可能的，光激励就写不下。
希望更多的人来参与讨论。

goodhope · 发表于 2004-2-12 16:02:02

实际设计中功耗包括模拟和分析两大类.我们都知道越早发现功耗问题,解决的办法越有效.没有RTL之前,各个MODULE功耗预算全凭大致门数和经验.模拟功耗在设计RTL的时候最有效 - 还有时间找到和解决问题. 而且TOGGLE RATE或VCD也容易从测试组提出来.当然攻耗绝对数字不会准,但相对分布会有个概念.到了用网表啊,PRE或POST LAYOUT阶段,TOGGLE电RATE/VCD 难拿了.再来分析功耗也太晚,来不及改RTL了.这时候功耗估计可以用来验证RTL功耗结果,特别是分析IR DROP.
楼上提到的SEQUENCE POWERTHEATER不错,就是调试信息不够.至于LIBRARY用SYNOPSYS LIB还是GDS/DEF/LEF 或者HSPICE啊,如果你机器够猛,时间够长,想要精确,你就RUN贝.如果你设计太大,有一定误差允许,SYNOPSYS LIB就够了.

wangqiantj · 发表于 2004-4-26 02:11:33

post-layout power analysis can use powermill

有哪位给介绍一下power analysis的流程？