在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 3395|回复: 4

关于 verilog 的模块测试和仿真的问题

[复制链接]
发表于 2004-4-26 18:48:37 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
模块1:
module compare(equal,a,b);
input a,b;
output equal;
assign equal=(a==b)?1:0;
endmodule
模块2:
`timescale 1ns/1ns
`include "./compare.v"
module comparetest;
reg a,b;
wire equal;
initial
begin
a=0;
b=0;
#100 a=0; b=1;
#100 a=1; b=1;
#100 a=1; b=0;
#100 $stop;
end
compare compare1(.equal(equal),.a(a),.b(b));
endmodule

在Max+plus II 环境下如何利用模块2来测试、仿真模块1,并得出波形来??

请各位高手指点,谢谢!!
 楼主| 发表于 2004-4-26 18:49:39 | 显示全部楼层

关于 verilog 的模块测试和仿真的问题

呵呵~~,我查了一些书,但是都没有说。
 楼主| 发表于 2004-4-26 18:56:28 | 显示全部楼层

关于 verilog 的模块测试和仿真的问题

请高手指点一下,谢谢。
发表于 2004-4-26 19:21:08 | 显示全部楼层

关于 verilog 的模块测试和仿真的问题

我觉得那样不方便,你不是做综合后仿真嘛,把生成*.vo文件拿出来用其他工具仿哦
发表于 2004-4-26 21:31:16 | 显示全部楼层

关于 verilog 的模块测试和仿真的问题

max plus 不支持这些不可综合语句的仿真,建议使用modelsim等专业仿真工具。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-25 11:55 , Processed in 0.053977 second(s), 10 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表