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查看: 3382|回复: 4

关于 verilog 的模块测试和仿真的问题

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发表于 2004-4-26 18:48:37 | 显示全部楼层 |阅读模式

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模块1:
module compare(equal,a,b);
input a,b;
output equal;
assign equal=(a==b)?1:0;
endmodule
模块2:
`timescale 1ns/1ns
`include "./compare.v"
module comparetest;
reg a,b;
wire equal;
initial
begin
a=0;
b=0;
#100 a=0; b=1;
#100 a=1; b=1;
#100 a=1; b=0;
#100 $stop;
end
compare compare1(.equal(equal),.a(a),.b(b));
endmodule

在Max+plus II 环境下如何利用模块2来测试、仿真模块1,并得出波形来??

请各位高手指点,谢谢!!
 楼主| 发表于 2004-4-26 18:49:39 | 显示全部楼层

关于 verilog 的模块测试和仿真的问题

呵呵~~,我查了一些书,但是都没有说。
 楼主| 发表于 2004-4-26 18:56:28 | 显示全部楼层

关于 verilog 的模块测试和仿真的问题

请高手指点一下,谢谢。
发表于 2004-4-26 19:21:08 | 显示全部楼层

关于 verilog 的模块测试和仿真的问题

我觉得那样不方便,你不是做综合后仿真嘛,把生成*.vo文件拿出来用其他工具仿哦
发表于 2004-4-26 21:31:16 | 显示全部楼层

关于 verilog 的模块测试和仿真的问题

max plus 不支持这些不可综合语句的仿真,建议使用modelsim等专业仿真工具。
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