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数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 9 |主题: 31144|排名: 11

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设计pcmcia底板的一个新问题，请斑竹赐教。	Heisen 2003-7-18	82693	outcastman 2004-7-26 22:28
cpld的一些引脚在pcb中怎么处理？？？	showting 2004-7-26	22397	showting 2004-7-26 20:12
用verilog写一个时序图	lotusczy 2004-7-26	04486	lotusczy 2004-7-26 16:54
synplicity license 7.3.3	ghfly 2004-7-26	03139	ghfly 2004-7-26 13:06
关于MII口的问题 (无内容)	洋洋 2004-7-25	12072	洋洋 2004-7-25 18:16
请教前辈有关ＤＣ问题！	yilan77 2004-7-11	32444	hitlzh 2004-7-24 11:23
求助，编译报错	wubian 2004-7-22	12961	hitlzh 2004-7-24 10:35
maxplus II仿真问题	angela 2004-7-22	32031	NEOEDI 2004-7-23 21:17
楼主万岁	shb9691 2004-7-23	12227	yuzhicai 2004-7-23 17:40
xilinx的的FPGA大伙知道价格吗?	yybinliu 2003-12-11	32931	liuiang 2004-7-22 16:52
分享FTP空间 ...2	mckmck 2004-4-28	194126	jackzhang 2004-7-22 12:24
再次请教　dc 问题	yilan77 2004-7-22	02224	yilan77 2004-7-22 11:27
DSP与FPGA接口问题？	willing 2004-6-30	42697	jadyjerry 2004-7-22 10:08
有用foundation3.1和modelsim的么？	danguo 2004-7-19	32594	atuhappy 2004-7-21 14:30
请教ｄｃ问题　请帮帮我	yilan77 2004-7-20	52760	yilan77 2004-7-21 12:12
我现在已经实现了一个计时单元，但是我想把输入信号延时“计时单元所计的时间”	yourazhe 2004-7-21	12305	bravelu 2004-7-21 10:34
主板debug卡	blackice00 2004-7-17	22492	blackice00 2004-7-20 14:21
如何实现一个延时电路（VHDL）？？？？	yourazhe 2004-7-19	02182	yourazhe 2004-7-19 09:16
SDRAM 控制的刷新问题和锁相环问题	ppx520 2004-7-17	12334	jamyce 2004-7-19 08:41
斑竹请帮我看看这个程序，在综合时提示错误！！！！	yourazhe 2004-7-17	32774	bravelu 2004-7-18 19:51
Verilog中任务的调用 ...2	prguo 2003-11-19	108142	jsbv 2004-7-18 01:22
这个循环语句错在什么地方？？？？？？？？？？？？？	yourazhe 2004-7-15	17057	zigzag 2004-7-16 22:02
FSM问题	jamyce 2004-4-22	72959	yuzhicai 2004-7-16 21:59
怎样把dc综合出来的错误信息导入一个文件呢？	yuzhicai 2004-7-16	21690	yuzhicai 2004-7-16 21:55
如何在FPGA中嵌入可以跑linux的CPU核	740625 2004-7-15	12287	jackzhang 2004-7-15 15:52
为什么ALTERA EPM7064S的输出高电平才3.5V 左右? (无内容)	mikenee 2004-1-27	32587	灵犀 2004-7-15 11:40
关于CPLD/FPGA的入门	豆豆 2004-5-17	32097	yungold 2004-7-15 09:35
我有些EDA的软件，与大家交流	freedingcq 2004-6-24	72483	sjh324 2004-7-15 08:48
如何将一个信号延时10us后原样输出啊？（VHDL）	yourazhe 2004-7-6	65463	风再起 2004-7-12 20:03
请大虾们帮个小忙,这们MAX的编译错误怎么解决啊?	romyks 2004-7-12	13485	bravelu 2004-7-12 18:26
在vhdl 语言中，如何将一个信号与芯片的实际引脚相关联？	yourazhe 2004-7-5	43635	zigzag 2004-7-9 18:08
找ＱＵＡＲＴＵＳ	weiwu 2004-6-25	22374	blueray 2004-7-7 10:50
请问我怎么增加威望	toland 2004-7-6	12053	atuhappy 2004-7-7 10:39
求教：CORE GEN生成的FIFO进行行为级仿真的问题。 ...2	jamyce 2004-1-9	145880	wwjj0221 2004-7-7 09:25
[求助]如何进行网表转换啊	guanfree 2004-7-6	22607	guanfree 2004-7-6 21:50

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