看看俺的这个程序，有错误编译不过去[verilog]

小蚂蚁

module shifter64 (DO,64KHZ,RXDATA);
   output  DO[63:0];
   input 64KHZ,RXDATA;   
   inout shifter[63:0];
   reg  shifter[63:0];
always @ (posedge 64KHZ)
   begin
     integer i;
     shifter[0] <= RXDATA;
     for (i=1;i<=63;i=i+1);
        shifter <= shifter[i-1];
        DO <= shifter;
   end
endmodule

atuhappy

[这个贴子最后由atuhappy在 2004/10/11 11:40am 第 1 次编辑]

module shifter64 (DO,64KHZ,RXDATA);
  output  DO[63:0];
  input 64KHZ,RXDATA;   
  reg  DO[63:0];
always @ (posedge 64KHZ)
   DO <= {DO[62:0], RXDATA};
endmodule
好好看看书吧
这样的例子书上很多

小蚂蚁

谢谢

小蚂蚁

module shiffterpre(DO,CLK,RXDATA);
  input CLK,RXDATA[2..0];
  output DO;
  inout SHIFTER;
  reg [2..0] SHIFTER[11..0];  
  always @(posedge CLK)
   begin
     SHIFTER[0]=RXDATA;
     SHITER[1] <= SHIFTER[0];
     SHITER[2] <= SHIFTER[1];
     SHITER[3] <= SHIFTER[2];
     SHITER[4] <= SHIFTER[3];
     SHITER[5] <= SHIFTER[4];
     SHITER[6] <= SHIFTER[5];
     SHITER[7] <= SHIFTER[6];
     SHITER[8] <= SHIFTER[7];
     SHITER[9] <= SHIFTER[8];
     SHITER[10] <= SHIFTER[9];
     SHITER[11] <= SHIFTER[10];
     DO <= SHIFTER[11];
   end
endmodule
这个呢？也给指点指点。

bravelu

你的shifter不该定义为inout

小蚂蚁

我错了，inout是输入输出口，我没看明白。

小蚂蚁

谢谢，
module shiffterpre(DO,CLK,RXDATA);
input CLK,RXDATA[2..0];
output DO;
reg [2..0] SHIFTER[11..0];  
always @(posedge CLK)
  begin
    SHIFTER[0]=RXDATA;
    SHITER[1] <= SHIFTER[0];
    SHITER[2] <= SHIFTER[1];
    SHITER[3] <= SHIFTER[2];
    SHITER[4] <= SHIFTER[3];
    SHITER[5] <= SHIFTER[4];
    SHITER[6] <= SHIFTER[5];
    SHITER[7] <= SHIFTER[6];
    SHITER[8] <= SHIFTER[7];
    SHITER[9] <= SHIFTER[8];
    SHITER[10] <= SHIFTER[9];
    SHITER[11] <= SHIFTER[10];
    DO <= SHIFTER[11];
  end
endmodule
这样还有问题马？

bravelu

reg [2：0] SHIFTER[11：0];  
现在综合器好像已经能综合这样的表述了，也许可以，不过空间似乎大了点reg [2：0] SHIFTER[3：0]应该就可以了;

小蚂蚁

SHIFTER[11：0];
SHIFTER[3：0]
在功能上有什么区别？

brotherjam

RXDATA[2..0];
这个好像是vhdl吧！
RXDATA[2;0];

SHIFTER[11：0];
SHIFTER[3：0当然有区别了，一个是4位宽度，、一个是12位宽度。