看看俺的这个程序，有错误编译不过去[verilog]

小蚂蚁

reg[11:0] shifter
是12位宽度。
reg shifter[11:0]
是12个1位的寄存器。
对不对？

小蚂蚁

对，那个语句是错了。
应该RXDATA[2;0】

brotherjam

[a:b]在前面的时候是可以分开选取的，在后面的时候只能作为一个整体来选取。俺就是这样理解的。

jiance

for 语句可不能综合啊

bravelu

楼主的 shifter[11:0] 应该是对的，我记错了，sorry。
另外，for语句在边界确定的情况下是可以综合的。

chihaiming

下面引用由atuhappy在 2004/09/29 02:10pm 发表的内容：
module shifter64 (DO,64KHZ,RXDATA);
  output  DO;
  input 64KHZ,RXDATA;   
  reg  DO;
...

这个是错误的，正确的应该是：
moduleshifter64(DO, p_64KHZ, RXDATA);
output[63:0] DO;
inputp_64KHZ, RXDATA;   
reg [63:0] DO;
always @(posedge p_64KHZ)
DO <= {DO, RXDATA};
endmodule

小蚂蚁

表示符不能数字打头；

小蚂蚁

DO <= {DO, RXDATA};
DO <= {DO[63:1], RXDATA};
有什么区别？
另外，SHIFTER[11：0];
SHIFTER[3：0]
表示寄存器的多少，多少有什么区别？

小蚂蚁

moduleshifter64(DO, p_64KHZ, RXDATA);
output[63:0] DO;
inputp_64KHZ, RXDATA;   
reg [63:0] DO;
always @(posedge p_64KHZ)
DO <= {DO, RXDATA};
endmodule
错误提示：Unpacked port[DO]is not yet suported.
编译不过去

atuhappy

DO <= {DO, RXDATA};   {DO, RXDATA}的结果是65位
DO <= {DO[63:1], RXDATA}; 俺写错了，应该是{DO[62:0], RXDATA};
有什么区别？
另外，SHIFTER[11：0];   12个
SHIFTER[3：0]        4个
表示寄存器的多少，多少有什么区别？