看看俺的这个程序，有错误编译不过去[verilog]

小蚂蚁 · 发表于 2004-10-11 14:06:57

moduleshifter64(DO, p_64KHZ, RXDATA);
output[63:0] DO;
inputp_64KHZ, RXDATA;
reg [63:0] DO;
always @(posedge p_64KHZ)
DO <= {DO[62:0], RXDATA};
endmodule
这个还是编译不过去，错误提示：Unpacked port[DO]is not yet suported.
数据通过4个寄存器和通过12个寄存器有什么区别？

atuhappy · 发表于 2004-10-11 16:12:17

我这里可以通过
除了寄存器数目不同，没什么区别，12个占用资源多

小蚂蚁 · 发表于 2004-10-11 16:18:08

我用的是MODELSIM SE PLUS 5.8b
和工具有关系吗？

小蚂蚁 · 发表于 2004-10-11 16:21:09

ok了

看看俺的这个程序，有错误编译不过去[verilog]

看看俺的这个程序，有错误编译不过去[verilog]

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看看俺的这个程序，有错误编译不过去[verilog]

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