在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
[求助] NCO产生的时钟可以添加时钟约束吗 taluopai 2011-10-12 23851 taluopai 2011-10-12 23:15
[求助] 晶振输入作内部时钟 attach_img lan54160 2011-10-12 54279 lan54160 2011-10-12 21:39
[求助] fpga里面的带时钟时能信号的触发器的门电路结构是什么样的啊? 挂在天边的鱼 2011-10-10 32295 zhy_seu 2011-10-12 17:21
[求助] 查询表look up table 用verilog怎么写呢?急!!!!!! iooiniu 2011-10-12 611050 pusher_yxg 2011-10-12 17:14
[求助] DDR2和Ethernet设计  lan54160 2011-10-12 02012 lan54160 2011-10-12 16:50
[讨论] nios II中nios_custom_instruction_slave is not connected to any master daiyijun 2011-10-12 02035 daiyijun 2011-10-12 15:40
[求助] 关于建立时钟的问题 13572185776 2011-10-11 22697 catcat_2 2011-10-12 09:18
[求助] 在ISE里调用MODELSIM怎么总是出现警告 attach_img sweet1200 2011-10-11 12201 taitianzhen 2011-10-11 20:59
[求助] FPGA最小系统设计求助 ottomia 2011-10-10 32385 ottomia 2011-10-11 20:31
[求助] flash ADC 积分非线性和微分非线性如何测试 wanghanrainie 2011-10-11 01953 wanghanrainie 2011-10-11 19:45
[讨论] verilog 中always 问题  ...2 bob-yang 2011-9-8 146225 bob-yang 2011-10-11 18:55
[求助] ASIC中综合ROM的问题 sages 2011-10-11 54402 sages 2011-10-11 17:35
[求助] 请教一下关于芯片引脚分配的问题 418478935 2011-9-17 53630 418478935 2011-10-11 16:38
[求助] 与非门的两个输入端有什么区别  ...2 筱筱冯 2011-9-23 147191 danielz29 2011-10-11 10:45
[原创] UE17简易设置高亮文件 attachment Lawee 2011-7-18 14357 Netlucifer 2011-10-11 10:41
[求助] 关于异步数据同步化的问题 busyingbee 2011-10-9 22666 danielz29 2011-10-11 10:32
[讨论] 今天在调试中遇到的一个电源问题,看看有什么解决办法? feitengyu 2011-9-6 23496 john3851 2011-10-11 10:07
[原创] 延时上的问题 attach_img  ...2 kknd2009 2011-10-6 195359 smile_di 2011-10-10 23:33
debussy识别xilinx fpga unisim库的问题 xang 2009-11-17 45616 dlb05061131 2011-10-10 18:20
[求助] 外部晶振直接做系统时钟有没有什么问题 lotus_meilian 2010-12-1 96255 jxbuaaee 2011-10-10 17:30
[原创] 想学集成电路设计,不知道上海张江这边有没有对应的培训机构? cdfldf1984 2011-4-25 73395 songchao236 2011-10-10 16:50
Looking for the book "SystemVerilog Assertions Handbook" humann 2009-3-18 32837 jqqwts 2011-10-10 16:47
[求助] 求用过AD5024的前辈赐教~~~ attach_img eewb 2011-10-9 22343 eewb 2011-10-10 15:55
[讨论] 有谁知道最新的debussy软件版本是多少啊 zyffpga 2010-12-27 53898 jxbuaaee 2011-10-10 14:13
悬赏 [求助] FPGA里的管脚分配中的DQ,DQS,VREF等等都是什么东西? - [已解决] 箜篌 2011-10-8 321976 箜篌 2011-10-10 10:31
[求助] 请教FPGA jtag下载的问题 xueyw 2011-10-7 52570 110500623 2011-10-10 08:21
[求助] 问个面试题:max and min clock frequency in a two stage data path? albe2t 2011-10-8 23249 albe2t 2011-10-9 21:40
[求助] verilog求助 taoying 2011-10-7 32841 taoying 2011-10-9 20:15
[原创] 求助,为什么我的modelsim编译总出现near EOF的错误  ...2 tangyutao 2011-10-7 107847 tangyutao 2011-10-9 19:53
[求助] 请问VCS的dve可以和VCS一起破解么? yongbyb2000 2010-7-25 32477 src 2011-10-9 14:06
[求助] altera官网 论坛发帖子的地方在哪里啊? shiyinjita 2011-10-8 21923 shiyinjita 2011-10-9 08:03
[原创] 庆祝第一次移植工程至xilinx平台成功,顺便请教一个问题! canoeeda 2011-9-16 72315 siyuepigfly 2011-10-8 23:07
[求助] 板子上不焊FPGA只焊EPCS芯片可不可以下载EPCS? psd0208 2011-9-6 63281 siyuepigfly 2011-10-8 23:01
悬赏 [讨论] 紧急在线求助,一个verilog综合问题 - [已解决] taoying 2011-10-7 24425 taoying 2011-10-8 19:44
[原创] ddr2 控制器挂ahb总线 gerry1812 2011-9-14 13692 dongdavis 2011-10-8 18:08
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

X

小黑屋| 手机版| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-6-17 07:18 , Processed in 0.052341 second(s), 7 queries , Gzip On, MemCached On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块