在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码,快捷登录

手机号码,快捷登录

搜全文
[求助] 求助!!ISE编译仿真库总是出错!!! 随风飞狂 2011-11-24 54223 dspmimo 2011-11-26 11:13
[求助] FPGA综合时的错误 xidianty 2011-11-25 32390 handsomexk 2011-11-26 10:40
[求助] FPGA LVDS传输的问题 aya 2011-11-25 01892 aya 2011-11-25 23:34
[调查] 深圳有读集成电路工程硕士的没有? ruixi 2011-11-25 12823 jackertja 2011-11-25 17:30
Verilog中case语句嵌套出现的问题  ...2 guanfree 2003-9-10 1220593 laokai 2011-11-25 17:22
[求助] 请教DCM和PLL yanzhengkuaile 2011-10-31 33622 jackking0204 2011-11-25 16:19
[求助] 关于xilinx fir ip core中使用filter_sel端口的问题 qiujian333 2011-11-25 04394 qiujian333 2011-11-25 15:28
[求助] 各位大侠! nanlaiu 2011-11-25 12482 buley 2011-11-25 12:37
[讨论] 用FPGA实现8位MCU xiaohunhunyu 2011-11-24 32666 这人很烦 2011-11-25 08:59
二位十进制(BCD码)计数器的通用VHDL程序 ultimated 2007-10-1 13596 jiachong61 2011-11-25 04:10
[求助] 双口ram的读问题 xidianty 2011-11-24 22340 jack888518 2011-11-25 02:15
[求助] 关于系数重载的问题 - [阅读权限 255] qiujian333 2011-11-24 41587 qiujian333 2011-11-24 16:54
[求助] 求助:Error: CONF_DONE pin failed to go high in device 1 dongdavis 2011-10-8 416435 lssxye 2011-11-24 15:20
关于浮点运算的问题:  ...2 chenzhao.ee 2007-9-14 115024 fxty 2011-11-24 14:26
[资料] verilog hdl, 数字编程与综合  ...2 cccoccc 2009-12-26 134836 jdpeng6202 2011-11-24 12:59
[求助] 求助 NC_Verilog_Simulator 的licence alvin123 2011-11-24 02470 alvin123 2011-11-24 12:53
[求助] 急求高手帮忙解答! w8370912 2011-11-23 12985 w8370912 2011-11-24 10:58
[讨论] FPGA高手之路  ...2 mazama 2011-11-23 106956 孑然儿 2011-11-24 10:55
[求助] modelsim6.5仿真结果有误,花了很长时间无法解决 sanger0201 2011-11-4 42158 孑然儿 2011-11-24 10:47
[求助] Failed to find 'count10' in hierarchical name /count10. 284294022 2011-11-23 23786 284294022 2011-11-24 08:44
[求助] 我的modelsim 6.5怎么最后输出不了波形呀? 418478935 2011-4-25 94480 tomatowo2 2011-11-23 21:23
[求助] Quartus ii hex文件 l2002924700 2011-11-23 23533 l2002924700 2011-11-23 19:55
[求助] scaler算法 adu5229543 2011-11-18 26202 cynicalyu 2011-11-23 17:40
[求助] 基于FPGA的滤波器难么? mazama 2011-11-22 62528 laokai 2011-11-23 16:42
[求助] HDMI发送器色域转换处理 icemanlv008 2011-11-23 02306 icemanlv008 2011-11-23 16:36
[讨论] 有谁能提供一个和通信相关的数字集成电路设计的毕设方向 小树 2011-11-23 22104 down_load 2011-11-23 16:32
[求助] xilinx fir ip core系数可重载 系数个数问题 110500623 2011-9-20 22536 qiujian333 2011-11-23 15:05
[求助] ISE12.4 编译卡在rout smolfy 2011-11-7 32407 clean_water 2011-11-23 14:26
[求助] 将FPG内部的信号通过管脚输出给外部相关器件的时候怎么进行时钟锁存呢 走走停停 2011-11-23 43163 buley 2011-11-23 14:01
[求助] ncverilog的最新版本? Jerry_yx 2010-11-12 85076 friendship77 2011-11-23 07:53
[讨论] 请求verilog高手指点程序问题!!!  ...23 jeamie 2011-11-3 2613789 xiaoli055 2011-11-23 01:29
[求助] 三十岁了学习fpga还来得急吗  ...23 wxyj789800 2011-10-24 2410545 buley 2011-11-22 23:34
[求助] dc综合的时候CLOCK和复位信号不加BUFFER,对时序没有影响吗? addr 2011-10-30 54711 coolluoyi 2011-11-22 22:39
[求助] 请问基于FPGA的本科毕业论文的选题? mazama 2011-11-19 84544 syf1088 2011-11-22 18:56
[求助] 急急急!硬件实现LZW无损数据压缩的IP或产品有哪些??? red_hat 2011-11-15 23783 red_hat 2011-11-22 18:37
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

X

手机版| 小黑屋| 关于我们| 联系我们| 用户协议&隐私声明| 版权投诉通道| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 ) |网站地图

GMT+8, 2025-12-22 14:33 , Processed in 0.076333 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块