在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 1928|回复: 3

[求助] FPGA综合时的错误

[复制链接]
发表于 2011-11-25 11:20:25 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
always @(posedge wr_clk or posedge reset)

begin

sche_info_in_dl1<=sche_info_in;

end
这是往模块中写的,sche_info_in是外界的输入,然后往模块中寄存了一下,为什么综合时提示The logic for <sche_info_in_dl1> does not match a known FF or Latch template. The description style you are using to describe a register or latch is not supported in the current software release???
发表于 2011-11-25 12:11:56 | 显示全部楼层
你的reset信号没有用到,无法综合成一个已知的带异步复位的触发器,建议写成
begin
if (reset)
   sche_info_in_dl1<=0;
else
   sche_info_in_dl1<=sche_info_in;
end
发表于 2011-11-25 22:49:49 | 显示全部楼层
always @(posedge wr_clk or posedge reset)
begin
    sche_info_in_dl1<=sche_info_in;
end
楼主,请问你能想象出来这是个什么样子的器件吗?
发表于 2011-11-26 10:40:57 | 显示全部楼层
2#正解
或者把异步复位or posedge reset去掉,直接寄存
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-14 11:44 , Processed in 0.017315 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表