在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 3209|回复: 1

[求助] 请问,如何在Verilog内硬件上实现脉冲信号延时?

[复制链接]
发表于 2016-8-21 16:01:10 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
需要延时100us左右,由于我现在本身需要在always模块里面实现,所以不能再用always检测脉冲上升沿了,需要延时的脉冲是PWM脉冲,频率为2k,我这是我原本的,但是延时时间不能大于本身脉冲的高电平宽度,所以,我这个思路不行,求大神指导,急~万分感谢
else //Icurr<0;
                begin
                        cnt_ds1=0;// counter reset
                        if(PWM_in1==0)// Delay accroding to PWM1
                                begin
                                        cnt_p1=0;
                                        if(cnt_n1<16)//Tdelay=40
                                                begin
                                                cnt_n1=cnt_n1+1;
                                                PWM_R1=1;
                                                end
                                        else
                                                PWM_R1=0;
                                end
                        else if (PWM_in1==1)
                                begin
                                        cnt_n1=0;
                                        if(cnt_p1<16)
                                                begin
                                                cnt_p1=cnt_p1+1;
                                                PWM_R1=0;
                                                end
                                        else
                                                PWM_R1=1;
                                end
                end
发表于 2016-9-2 17:16:46 | 显示全部楼层
没看明白你表达的什么意思, 能不能检测到脉冲后, 用计数器电路重新产生一个你需要延迟的脉冲呢, 延迟计数还是可以配置的,这样岂不是更好
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-22 00:13 , Processed in 0.019736 second(s), 11 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表