verilog 语句阻塞和非阻塞赋值疑惑

xing654321 · 发表于 2016-9-20 22:49:36

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x

一般 always@（posedge clk） if （A）
   begin
      a=b;
   end
和

一般 always@（ clk） if （A）
   begin
      a<=b;
   end

有啥区别

wzc92 · 发表于 2016-9-22 09:14:47

你这怎么还是组合逻辑与时序逻辑下的阻塞与非阻塞的对比

swary · 发表于 2016-9-22 11:20:45

如果在可综合的code中时序逻辑用非阻塞赋值，组合逻辑用非阻塞赋值。
如果在testbench中initial块中最好使用非阻塞赋值，对仿真有帮助。

paultianke · 发表于 2016-10-17 12:22:59

问题里面就两个变量，看不出来区别。

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