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本帖最后由 sanger0201 于 2011-11-4 00:55 编辑
是这样的,学校作业是用附件里的东西,先弄成原理图,然后用modelsim做出仿真图(全是一个内容)。我就转成verilog文件后作前仿,而做出来的结果,输入是正常,但是输出一直是全高阻Z。不知如何搞定。求各位大师帮忙解决,谢谢了(a_test.v是测试文件,cycloneii是我设置的)
附带1个问题:第二张图是我用quartus II里调用modelsim6.5的出错信息,求solution
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a1.rar
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