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[求助] 有么有Verilog实例比较多的资源推荐一下? snn 2011-12-24 22266 snn 2011-12-25 10:03
[求助] verilog中关于并行传输的问题  ...2 chen5135053 2011-6-4 106589 songchao236 2011-12-24 22:54
[求助] verilog hdl语言,小问题求助,关于高阻态。 attach_img shuaizhang159 2011-12-24 34465 shuaizhang159 2011-12-24 16:01
[原创] .18制程芯片外部通过pad向clock tree灌入100M左右的时钟可行不? chenzhao.ee 2011-11-15 11775 luo147258 2011-12-24 15:41
请问为什么要用独立的电路综合软件如synplify呢? bluerainbow 2004-3-8 53305 kingmemory 2011-12-24 13:18
[求助] 关于状态机被综合掉的问题 greenapl1985 2011-12-24 13443 vongy 2011-12-24 11:36
[求助] Technology Map Viewer与RTL Viewer描述电路不一样 speedUp 2011-12-22 39443 zhangbinsniper 2011-12-23 23:52
[求助] 请教各位高手 关于FPGA学习的问题 wxyj789800 2011-12-23 11826 shiyinjita 2011-12-23 20:20
[求助] 设计一任意序列检测器(待测序列右移串入/并出)波特率9600 893198256 2011-12-23 01912 893198256 2011-12-23 16:52
[求助] verilog按要求分频和调节占空比。新手,感觉问题比较复杂,请高手点拨。 cococenstar 2011-12-21 95380 wyj_whu 2011-12-23 14:30
[求助] ASIC/FPGA功耗估算中的翻转率问题 ishock1 2011-11-24 57222 杀猪的日子 2011-12-23 13:24
[求助] 新手求助,诸如perl、tcl这些脚本在FPGA/ASIC开发中有什么用啊?  ...23 nishuiqiqiu 2011-1-30 2611766 杀猪的日子 2011-12-23 13:20
[求助] 建立时间不够的话会出现什么问题,如何解决。保持时间不够怎样解决? hxc7206043 2011-12-16 96500 杀猪的日子 2011-12-23 13:12
[讨论] FPGA在多大的时钟下会频繁遇到时序收敛问题? asyou 2011-11-23 82837 杀猪的日子 2011-12-23 12:58
[求助] 求助:同步FIFO,和异步FIFO使用 xiaosha921 2011-5-17 12350 qingxuan1 2011-12-23 09:40
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[求助] xilinx spartan3 FPGA内 相同bank中的多个Vcco必须接一个电压吗?能否空置? zhangqi2005 2009-12-23 66369 zm218wri 2011-12-21 23:53
[求助] 有哪位高手做过将Serdes加在FPGA中吗?  ...2 xiaokira 2010-4-14 125265 vongy 2011-12-21 23:04
[原创] 无盘工作站 vmware synopsys licence gerry1812 2011-12-21 01720 gerry1812 2011-12-21 16:04
请教后仿真中一个重大发现timescale  ...2 xinyancode 2004-11-21 127251 shxr 2011-12-21 14:27
[求助] verilog代码 信号同步问题 longjilb 2011-12-20 42340 bunengwang 2011-12-21 12:59
请教Modelsim的一个用法技巧,大家都需要的  ...2 xinyancode 2005-1-27 115980 nathanxgx 2011-12-21 10:00
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