数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 31021|排名: 9

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[原创] .18制程芯片外部通过pad向clock tree灌入100M左右的时钟可行不？	chenzhao.ee 2011-11-15	11774	luo147258 2011-12-24 15:41
请问为什么要用独立的电路综合软件如synplify呢?	bluerainbow 2004-3-8	53303	kingmemory 2011-12-24 13:18
[求助] 关于状态机被综合掉的问题	greenapl1985 2011-12-24	13440	vongy 2011-12-24 11:36
[求助] Technology Map Viewer与RTL Viewer描述电路不一样	speedUp 2011-12-22	39441	zhangbinsniper 2011-12-23 23:52
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[求助] verilog按要求分频和调节占空比。新手，感觉问题比较复杂，请高手点拨。	cococenstar 2011-12-21	95374	wyj_whu 2011-12-23 14:30
[求助] ASIC/FPGA功耗估算中的翻转率问题	ishock1 2011-11-24	57218	杀猪的日子 2011-12-23 13:24
[求助] 新手求助，诸如perl、tcl这些脚本在FPGA/ASIC开发中有什么用啊？ ...2 3	nishuiqiqiu 2011-1-30	2611754	杀猪的日子 2011-12-23 13:20
[求助] 建立时间不够的话会出现什么问题，如何解决。保持时间不够怎样解决？	hxc7206043 2011-12-16	96492	杀猪的日子 2011-12-23 13:12
[讨论] FPGA在多大的时钟下会频繁遇到时序收敛问题？	asyou 2011-11-23	82830	杀猪的日子 2011-12-23 12:58
[求助] 求助：同步FIFO,和异步FIFO使用	xiaosha921 2011-5-17	12350	qingxuan1 2011-12-23 09:40
[原创] 标准NAND FLASH控制器	axpro 2011-12-22	02482	axpro 2011-12-22 13:13
[求助] 关于由RTL得到状态图求助	songchao236 2011-12-20	23091	songchao236 2011-12-22 08:42
[求助] xilinx spartan3 FPGA内相同bank中的多个Vcco必须接一个电压吗？能否空置？	zhangqi2005 2009-12-23	66366	zm218wri 2011-12-21 23:53
[求助] 有哪位高手做过将Serdes加在FPGA中吗？ ...2	xiaokira 2010-4-14	125259	vongy 2011-12-21 23:04
[原创] 无盘工作站 vmware synopsys licence	gerry1812 2011-12-21	01718	gerry1812 2011-12-21 16:04
请教后仿真中一个重大发现timescale ...2	xinyancode 2004-11-21	127242	shxr 2011-12-21 14:27
[求助] verilog代码信号同步问题	longjilb 2011-12-20	42337	bunengwang 2011-12-21 12:59
请教Modelsim的一个用法技巧，大家都需要的 ...2	xinyancode 2005-1-27	115977	nathanxgx 2011-12-21 10:00
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