verilog 输入输出位宽可调

zxxqs · 发表于 2012-3-13 13:48:00

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如题，现在要做个乘法运算模块，由于输入位宽不确定，导致输出位宽不确定，这样该如何设计？
由于要节约成本，希望能做成个可调的。

zxxqs · 发表于 2012-3-13 13:52:50

快来人啊啊啊

swary · 发表于 2012-3-13 16:24:54

你试试用define 定义输入位宽分别为n，m，那么输出位宽为`m+`n。

richardxingxing · 发表于 2012-3-13 17:04:59

无论你单写乘法器采用define 还是 parameter，最终实例化的时候都是要变成实际的电路的。这个就取决于你设计的最大值了。

zxxqs · 发表于 2012-3-13 17:12:04

回复 4# richardxingxing

是的啊所以说这样就不能节省成本了全是采用最大位宽的

xuy731 · 发表于 2012-3-13 17:23:44

如果乘法器对性能要求不高，可以使用加法器进行多周期累加

xuy731 · 发表于 2012-3-13 17:27:06

移位累加

yongfenr · 发表于 2012-3-13 19:03:59

如果对时间不敏感的话，直接用移位相加的方式实现，硬件消耗为2个数最大位宽之和。
如果时间敏感的话，parameter定义的方式，参数可传递，不管如何，当准备流片时，最大宽度可以确定。

shura_1206 · 发表于 2012-3-14 13:28:43

最大位宽决定

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