#1有什么用

shuli198349 · 发表于 2012-3-9 23:42:00

1楼正解，在仿真的时候用来查看哪条路径比较长，这样写完设计之后就能在不综合之前大致了解每条路径的延迟情 ...
dreamylife 发表于 2012-2-20 22:00

登录/注册后可看大图

1：可以做到么？
2：就算可以做到，有意义么？

14425324 · 发表于 2012-3-10 23:38:02

仿真的时候便于看波形，综合的时候应该可以自动忽略掉

tiangua · 发表于 2012-3-11 00:59:07

我还是觉得不做延时，看波形比较方便一点。。。做延时的话，波形里面的毛刺太多，看着太乱。

digitalimage · 发表于 2012-3-11 20:01:53

回复 13# tiangua
毛刺?时序逻辑前仿会有毛刺?

sigurd · 发表于 2012-3-12 07:20:41

#1 is just for simulator to simulate delay 1 unit time.
it's easy for designer to make sure the latching data.
logic synthesizer will ignore #1 syntax.
the real latency is depend on path delay.

[讨论] #1有什么用

站长推荐 /2