在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
12
返回列表 发新帖
楼主: mjei

[讨论] 芯片内部毛刺宽度很小,若小于Cell本身的延迟的话,是否会被滤除掉呢?

[复制链接]
发表于 2012-3-10 18:42:59 | 显示全部楼层
不太同意6楼举的时钟通过滤波电容的例子,对数字电路的脉冲而言,通过一个组合逻辑,以buffer为例,个人认1。存在rising_delay和faling_delay关系,以一个正脉冲为例,如果falingdelay< risingdelay,且二者的差大于脉冲宽度,则脉冲就滤掉了。对正脉冲而言,远离相同。从这个角度,毛刺通过组合电路有可能被滤掉,也有可能被展宽。做时钟树的时候,尽量选择risingdelay和falingdelay比较平衡的器件也是这个道理,否则dutycycle会逐渐偏离50%
2。如果脉冲很窄,由于输入负载的原因,脉冲送到器件里面(请注意是在器件里面看)还没有达到翻转阈值就下来了,器件相当于没有监测到变化,自然在输出就没有毛刺了
多说一句,同步设计用setup/hold来保证毛刺那部分不稳定期的附近不会用时钟沿来抓,来滤掉毛刺的影响。或者说,如果触发器抓到毛刺,肯定有timing violation, STA工程师应该被打屁股
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-22 22:33 , Processed in 0.013545 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表