在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码,快捷登录

手机号码,快捷登录

搜全文
[求助] 32位加法器 用hdl描述还是用ipcore 的加法器好(速度和面积) yangchao1t 2012-11-8 53450 yp19890718 2012-11-8 15:39
[求助] 求高倍率分频的设计思路 zzj0329 2012-11-7 23298 zzj0329 2012-11-8 13:45
[求助] ISE生成的ROM模块的大小调整 wgang0224 2012-11-6 12299 wgang0224 2012-11-8 09:44
[求助] vcs覆盖率统计命令 bob_haohao 2012-4-12 710525 jrmjrf 2012-11-8 09:15
[求助] 大家看看这个在VHDL中元件申明verilog常数是不是这样做的?? xkxaut0701 2012-11-7 22673 xkxaut0701 2012-11-8 09:08
[求助] 关键路径和对应代码 lulugui 2010-5-16 97026 tjzcl 2012-11-8 09:05
关于根据关键路径加约束问题  ...2 landyw 2004-8-27 1116005 tjzcl 2012-11-8 09:00
[求助] DC综合时,关键路径怎么会随着时钟的变化而发生变化那 fanjicong 2011-10-21 85129 tjzcl 2012-11-8 08:58
[求助] 请大侠们帮忙出几个基于FPGA的论文题目 平凡的足迹 2012-10-6 42712 tjzcl 2012-11-8 08:53
[求助] xilinx的综合大家都用什么工具啊? birdf 2012-11-8 12660 pusher_yxg 2012-11-8 08:41
[求助] 请问在哪里可以找到关于DAC(design automation conference)的资料? litterstrong 2012-11-7 12408 litterstrong 2012-11-8 08:35
[求助] 余3码的作用(不是余3循环码) 无言之约 2012-11-5 13356 无言之约 2012-11-7 22:54
ECC hzm2009 2009-7-14 66872 14425324 2012-11-7 21:48
[活动] 求解compile_ultra -spg ccchunyu2652 2012-11-7 03546 ccchunyu2652 2012-11-7 16:47
[求助] 请帮我看看这段代码有没有问题啊? yangjhua9161 2012-11-7 22423 henryshen2000 2012-11-7 16:37
[求助] ISE综合之后 怎么看reg wire信号 zhaow0422 2012-11-7 19953 Gary.wang 2012-11-7 15:56
[求助] sdram使用切换bank的读写方式会比正常的读写增加功耗吗 ckzuan 2012-11-6 22616 duan_dzj 2012-11-7 15:18
求助!modelsim6.0自动关闭 eedavidtop 2008-3-14 23030 jjftt 2012-11-7 14:48
[求助] 请问哪里有关于DAC(design automation conference)的相关文档资料? litterstrong 2012-11-7 02741 litterstrong 2012-11-7 14:23
请教各位大虾:综合脚本(synthesis script)是一个什么概念??  ...2 oulong 2007-4-25 106834 yueqianglxiaxia 2012-11-7 12:50
[求助] ISE设计能否在区域设计布线后把布线完全复制到别的同样大小区域? yangchao1t 2012-11-6 52322 yangchao1t 2012-11-7 11:06
[讨论] 关于AXI总线和Avalon总线的讨论贴 qb1781 2010-10-24 512268 hawaii_e 2012-11-7 10:46
[讨论] usb phy中的问题 315004910 2012-11-7 02278 315004910 2012-11-7 10:33
[讨论] 信号赋值 574920045 2012-11-7 02343 574920045 2012-11-7 09:31
关于MODELSIM6.0的一个问题 wjx197733 2004-9-15 53729 xhuwlj 2012-11-7 02:21
[求助]ModelSim SE 6.0安装文件 Jakyshark 2005-11-21 13965 xhuwlj 2012-11-7 02:17
求modelsim se 6.0教程 小梅子 2007-3-30 54193 xhuwlj 2012-11-7 02:13
[讨论] Block RAM输出寄存会占用slice中的寄存器吗? 挂在天边的鱼 2012-10-23 64984 挂在天边的鱼 2012-11-6 22:31
[讨论] 一个奇怪的verilog语法 my2817 2012-11-6 05868 my2817 2012-11-6 22:25
[求助] 求助!virtex-4 开发板上芯片时序特性是在哪个文档里,音频采样是用的哪个芯片?ML402 zwl6600233 2012-11-6 01959 zwl6600233 2012-11-6 22:02
[讨论] Altera FPGA 仿真分类 cyberly 2012-10-31 53136 fuyaolong 2012-11-6 21:43
[求助] 大家帮我看看这个verilog代码哪里错了??? xkxaut0701 2012-11-6 52974 飞扬紫百合 2012-11-6 18:00
[求助] fft ip核 fallysun 2012-11-6 03121 fallysun 2012-11-6 16:15
[求助] Modelsim 的PLL仿真出现问题(内容见帖子) csba5201989 2011-4-6 410203 jack123jj 2012-11-6 16:12
[求助] DC综合遇上冲突问题,求解决 moodangel 2012-11-5 84957 moodangel 2012-11-6 16:07
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

X

手机版| 小黑屋| 关于我们| 联系我们| 用户协议&隐私声明| 版权投诉通道| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 ) |网站地图

GMT+8, 2025-12-23 19:20 , Processed in 0.070414 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块