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查看: 2167|回复: 2

[求助] 大家看看这个在VHDL中元件申明verilog常数是不是这样做的??

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发表于 2012-11-7 19:46:38 | 显示全部楼层 |阅读模式

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verilog常数: module counter
                                      (
                                        parameter  cnt = 16'hffff
                                       )

在VHDL中进行元件申明: component counter is
                                       generic
                                        (
                                          cnt  : integer := 65535
                                         );

请问这样子做是不是错的???
发表于 2012-11-7 21:53:06 | 显示全部楼层
应该是
module counter
    #(parameter cnt = 16'hffff)
    (input ...
     output ...);
或是
module counter
    (input ...
     output ...);
    parameter cnt = 16'hffff;
 楼主| 发表于 2012-11-8 09:08:29 | 显示全部楼层
回复 2# peppermint


    其实我是想知道这样转换是不是正确的,不过你这样也是一种方法,不用映射。
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