如何提高FPGA综合后的最高频率？

zhuyuefeng2009

是这样的，我按照一个理论上延迟很小的结构写的代码最后的运行的最高频率是145Mhz，而如果单纯写一小段延迟路径很长的代码,但是结构很单纯（没有计数器，没有状态机控制），运行的结果可以到245M。我是这么写的：（就是加了一些条件 和 计数器，这些条件和计数器估计就会产生控制寄存器流动的组合逻辑，最后输入到寄存器的控制端）
if(rst==1)
   A<=0;
   B<=0;
   counter<=0;
else if (counter<=N.)
   A<=...
   B<=...
   counter=counter+1;
   else  counter==0

我在想，我这样写会不会增加很大的延迟呢？需不需要人工建立寄存器来控制数据的流动(而不要用这些选择语句来控制)？
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某电路的理论结构是 寄存器A--(组合逻辑)-->寄存器B，但是实际写代码的时候，一定还会有其他的控制或者标志寄存器，比如说，clr=1的时候要复位啦，counter=N的时候要复位啦，counter！=N的时候就从A流向B啦，或者counter等于多少的时候Flag要置1啦。如果这些条件或者设立的寄存器一多，会不会造成延迟的增大？（毕竟那么多线要连到寄存器的置数和复位端，连线延迟会不会很大）

lg20025779

你的代码没贴出重要的一句，就是同步复位还是异步复位。
计数器不是太长（比如32位）就不用分开写。
还有就是综合选项等设置。。。。

zhuyuefeng2009

回复 2# lg20025779

1，是同步复位2，“计数器分开写”是啥意思？
3，综合选项我都是用的ISE的默认的选项。

lg20025779

计数器太长，则需要分成两个或多个计数器。
ISE有很多选项，综合的，布局布线的
自己找找

zhuyuefeng2009

回复 4# lg20025779


假设我有两个模块，第一个模块有8个输出，对应第二个模块的8个输入。
比方说，第一个模块的8个寄存器已经准备好了，然后在一个clk的作用下“一齐打入”下一个模块的8个寄存器中。
    这个过程会不会有问题？需不需要先将第一个模块的8个寄存器的值所存起来，然后一位一位移入下一个模块的8个寄存器中？
    “一齐打入” 会不会由于寄存器组 之间的位置的不规则导致综合后很大的连线延迟？

418478935

看综合后频率有没有意义呢

看布局布线后的最高频率才有意义吧

buley

先综合一次找到critical path.然后优化。利用面积换时间的方法

t117987893

非常好的啊

gjb649666926

好东西