VHDL转Verilog求助

zero_0

我将一个简单的分频电路Vhdl转成verilog, 综合出来不 match, 希望大神指点一下。我准备做一下仿真，但是我这个菜鸟未必能debug出来，所以先放问题出来请教各位。还想请问Verilog有没有像C语言或其他编程语言的调试方法?
VHDL:

1. entity clk_gen is
   
2.         port(
   
3.                 clk_i                 :        in std_logic;
   
4.                 clk_o                :        out std_logic;
   
5.                 clk_period_i        :         in unsigned(29 downto 0);
   
6.                 reset_i         : in std_logic
   
7.         );
   
8. end clk_gen;
   
9. 
   
10. architecture rtl of clk_gen is
    
11. 
    
12. signal counter        :        integer:=0;
    
13. begin
    
14.         process (clk_i, reset_i)
    
15.         begin
    
16.                 if (reset_i='1') then
    
17.                         clk_o <= '0';
    
18.                         counter <= 0;
    
19.                 elsif (clk_i'event and clk_i='1') then
    
20.                         counter <= counter + 1;
    
21.                         if (counter < clk_period_i/2-1) then
    
22.                                 clk_o <= '0';
    
23.                         elsif (counter >= clk_period_i/2-1 and counter < clk_period_i-1) then
    
24.                                 clk_o <= '1';
    
25.                         else
    
26.                                 counter <= 0;
    
27.                                 clk_o <= '0';
    
28.                         end if;
    
29.                 end if;
    
30.         end process;
    
31. end rtl;
    

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Verilog:

1. module clk_gen (clk_i, clk_o, clk_period_i, reset_i);
   
2. 
   
3.    input clk_i;
   
4.    output clk_o;
   
5.    reg clk_o;
   
6.    input[29:0] clk_period_i;
   
7.    input reset_i;
   
8. 
   
9.    integer counter;
   
10. 
    
11.    initial
    
12.    begin
    
13.       counter <= 0;
    
14.    end
    
15.    always @(posedge clk_i or posedge reset_i)
    
16.    begin
    
17.       if (reset_i == 1'b1)
    
18.       begin
    
19.          clk_o <= 1'b0 ;
    
20.          counter <= 0 ;
    
21.          //counter = 0 ;
    
22.       end
    
23.       else begin
    
24.          counter <= counter + 1 ;
    
25.          //counter = counter + 1 ;
    
26.          if (counter < clk_period_i / 2 - 1)
    
27.          begin
    
28.             clk_o <= 1'b0 ;
    
29.          end
    
30.          else if (counter >= clk_period_i / 2 - 1 & counter < clk_period_i - 1)
    
31.          begin
    
32.             clk_o <= 1'b1 ;
    
33.          end
    
34.          else
    
35.          begin
    
36.             counter <= 0 ;
    
37.             //counter = 0 ;
    
38.             clk_o <= 1'b0 ;
    
39.          end
    
40.       end
    
41.    end
    
42. endmodule
    

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