一个奇怪的verilog语法

my2817

代码如下，我以为三条CK$delay应看成是字符串，但这样的话就不能实现这个cell的功能（inst的pin与cell的port连不起来），但通过仿真代码发现其是正常工作的，请教各位这是怎么回事儿？我查了IEEE 1364，似乎没找到相关信息，还请各位指导！

1. module DRNQ_0( CK, RDN, D, Q);
   
2. input CK, RDN, D;
   
3. output Q;
   
4. 
   
5.    `ifdef FUNCTIONAL  //  functional //
   
6. 
   
7.    `else
   
8. 
   
9.         wire CK$delay ;
   
10.         wire RDN$delay ;
    
11.         wire D$delay ;
    
12. 
    
13.         DRNQ_0$func HSL_DRNQ_0_inst(.CK(CK$delay),.RDN(RDN$delay),.D(D$delay),.Q(Q));
    
14. 
    
15. 
    
16.         buf MGM_G0(ENABLE_RDN ,RDN$delay);
    
17. 
    
18.    `endif
    
19. 
    
20. 
    
21. 
    
22.    `ifdef FUNCTIONAL  //  functional //
    
23. 
    
24.         DRNQ_0$func HSL_DRNQ_0_inst(.CK(CK),.RDN(RDN),.D(D),.Q(Q));
    
25. 
    
26.    `endif
    
27. 
    
28. 
    
29.    `ifdef FUNCTIONAL // functional  //
    
30. 
    
31.    `else
    
32. 
    
33. 
    
34. // specify block begins
    
35. 
    
36.    specify
    
37. 
    
38.         // arc CK --> Q
    
39.         (posedge CK => (Q : D))  = (1.0,1.0);
    
40. 
    
41.         if(CK===1'b0 && D===1'b0)
    
42.         // arc RDN --> Q
    
43.         (RDN => Q)  = (1.0,1.0);
    
44. 
    
45.         if(CK===1'b0 && D===1'b1)
    
46.         // arc RDN --> Q
    
47.         (RDN => Q)  = (1.0,1.0);
    
48. 
    
49.         if(CK===1'b1 && D===1'b0)
    
50.         // arc RDN --> Q
    
51.         (RDN => Q)  = (1.0,1.0);
    
52. 
    
53.         if(CK===1'b1 && D===1'b1)
    
54.         // arc RDN --> Q
    
55.         (RDN => Q)  = (1.0,1.0);
    
56. 
    
57.         $width(negedge CK,1.0,0);
    
58. 
    
59.         $width(posedge CK,1.0,0);
    
60. 
    
61.         // setuphold D- CK-LH
    
62.         $setuphold(posedge CK &&& (ENABLE_RDN === 1'b1),
    
63.                 negedge D &&& (ENABLE_RDN === 1'b1),
    
64.                 1.0,1.0,,,,CK$delay,D$delay);
    
65. 
    
66.         // setuphold D- CK-LH
    
67.         $setuphold(posedge CK &&& (ENABLE_RDN === 1'b1),
    
68.                 posedge D &&& (ENABLE_RDN === 1'b1),
    
69.                 1.0,1.0,,,,CK$delay,D$delay);
    
70. 
    
71.         // recrem RDN-CK-posedge
    
72.         $recrem(posedge RDN,posedge CK,1.0,1.0,,,,RDN$delay,CK$delay);
    
73. 
    
74.         $width(negedge RDN,1.0,0);
    
75. 
    
76.    endspecify
    
77. 
    
78.    `endif
    
79. 
    
80. endmodule
    
81. `endcelldefine
    

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