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查看: 2487|回复: 5

[求助] 大家帮我看看这个verilog代码哪里错了???

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发表于 2012-11-6 11:29:15 | 显示全部楼层 |阅读模式

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x
module count(clk, rst, ld);
   input clk, rst;
   output ld;

   reg ld;
   reg [25:0] cnt;
always @(posedge clk)
begin
      if(rst)
        cnt <= 26'b0000_0000_0000_0000_0000_0000_00;
         ld<=0;
      else if(cnt == 26'b1110_0100_1110_0001_1100_0000_00)
         cnt <= 26'b0000_0000_0000_0000_0000_0000_00;
         ld <= ~ld;
      else
         cnt <= cnt+1;
end
endmodule

错误:expecting statement

之前用的是VHDL,现在开始学习verilog。
发表于 2012-11-6 12:12:30 | 显示全部楼层




  1. if(...)
  2. begin
  3. .....
  4. end
  5. else begin
  6. .....
  7. end



复制代码
发表于 2012-11-6 12:21:16 | 显示全部楼层
if(rst)
        begin
           cnt <= 26'b0000_0000_0000_0000_0000_0000_00;
          ld<=0;
       end
       else if(cnt == 26'b1110_0100_1110_0001_1100_0000_00)
         begin
            cnt <= 26'b0000_0000_0000_0000_0000_0000_00;
            ld <= ~ld;
          end
       else
          cnt <= cnt+1;
 楼主| 发表于 2012-11-6 13:18:27 | 显示全部楼层
回复 3# 寻宝人


    这样写貌似也是错的,楼上那样写的语法才是正确的,同样感谢!!

之前我之所以那样写是参考书上的一个if else 用法,搞半天是书错了,郁闷。。。。。。
发表于 2012-11-6 17:45:03 | 显示全部楼层
3楼没错,就是少两个begin end而已
发表于 2012-11-6 18:00:39 | 显示全部楼层
寻宝人  has got the point
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