数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 6 |主题: 31230|排名: 11

版主: yadog, everhappy, chevroletss, shiyinjita, chinafpga, dlb05061131, guofu2010, acgoal, neoitachi, arthur_wang_orz, tangyutao, wanghl_beijing, HADIST

1 ... 554 555 556 557558559 560 561 ... 893 / 893 页下一页

新窗全部主题最新热门热帖精华更多		作者	回复/查看	最后发表


[求助] 可变计数器	574920045 2012-12-20	43178	574920045 2012-12-21 09:18
[求助] systemverilog二维数据赋值	weiwenchen 2012-11-8	42470	tigerjade 2012-12-21 03:30
[求助] ISE14.1大小有6个GB之巨，安装完成需要16GB之多，怎么办啊	chen.terry 2012-12-19	73125	Yekaterinburg 2012-12-21 00:21
[求助] ALTERA DDR2仿真求帮忙	88099988 2012-12-20	03961	88099988 2012-12-20 19:47
[求助] 求购h.264编码解码器，最好是verilog	schen 2012-12-20	02317	schen 2012-12-20 18:34
[求助] 求教，急需ADV7441A的寄存器配置	gongxiao 2012-12-20	02720	gongxiao 2012-12-20 18:10
[招聘] 求购h.264编码解码器，最好是verilog	schen 2012-12-20	02318	schen 2012-12-20 17:24
[求助] nlint检查verilog代码时的报错 ...2	happylomen 2011-9-24	138377	asp200 2012-12-20 15:20
[求助] 求原版的Formal Pro指导手册	bob_haohao 2012-12-20	02800	bob_haohao 2012-12-20 15:01
请教sram问题 ...2 3	darkonly 2008-8-13	258903	vividbearylz 2012-12-19 21:03
[求助] Xilinx器件调试 iMPACT软件使用出现了问题	qing_icefire 2012-12-18	23087	qing_icefire 2012-12-19 16:49
[求助] SO-DIMM为何有两组时钟线?	barrypp 2012-12-19	13572	catcat_2 2012-12-19 14:13
[求助] 如何用简洁的方法实现功能多路相同逻辑的同时触发	watcher123 2012-12-18	52374	watcher123 2012-12-19 13:54
[求助] FPGA生成LVDS宏模块问题	yangweizaixian 2012-12-19	02765	yangweizaixian 2012-12-19 10:55
[原创] 请问有调过SSD2825芯片的么？	atlandis 2012-12-19	02103	atlandis 2012-12-19 10:41
[原创] 这里可以求DE2-115开发板一块吗	zc4049 2012-7-28	11959	littlelijia 2012-12-19 10:25
求助：ISE中启动MODLSIM前仿真时出现的波形怎么是GSR、glbl之类。。	素净 2009-10-29	44516	gjp515872411 2012-12-19 00:00
时序仿真的时候出了点问题，请教各位	dongshusong 2009-11-11	33896	braveboys 2012-12-18 22:58
[讨论] 阻塞与非阻塞赋值的问题	shxr 2012-12-18	22412	acgoal 2012-12-18 21:48
[求助] 【Verilog】实际应用中非阻塞赋值问题	nano_dv 2012-12-17	22358	sunjianty 2012-12-18 21:11
[招聘] FPGA 讨论区最近不够活跃，急需补充新版主来参与管理	jackzhang 2012-12-18	01923	jackzhang 2012-12-18 20:01
[求助] 怎样用FPGA开发板实现AES加密算法	日月木易 2012-11-19	22777	tonyw1007 2012-12-18 13:25
[求助] 又来问个dc综合中module的问题了	284294022 2012-12-17	22647	my2817 2012-12-18 11:31
[求助] verilog：warning： tristates replaced by pull-up	summuy 2012-12-14	32677	acgoal 2012-12-18 08:24
[求助] 關於debussy的NWAVE	eddiesung 2012-12-18	01933	eddiesung 2012-12-18 00:24
[求助] 关于ISE11.1中的一个警告	20100630 2010-11-26	33734	asin28 2012-12-17 22:34
[求助] 救命啊！！！急急急！！	冷月734273606 2012-12-17	22270	冷月734273606 2012-12-17 22:25
[求助] about input delay	yangics 2012-12-17	02069	yangics 2012-12-17 22:14
[求助] Create Generated Clock 找不到 net 线怎么处理?	nono2000 2012-12-17	12504	jun_dahai 2012-12-17 15:42
[求助] keil c51调试器问题	zgj07 2012-12-17	02562	zgj07 2012-12-17 14:58
[求助] 不同相位的时钟	574920045 2012-12-15	43228	haow05 2012-12-17 13:42
[求助] ise不加约束，综合报告(资源使用、最高时钟)有意义吗	yangchao1t 2012-10-15	45514	bulonghu 2012-12-17 10:07
[求助] 一个简单的verilog程序，小数能直接赋值吗 ...2 3 4	tianyu751 2012-5-23	3615122	tiangua 2012-12-16 22:26
[求助] VHDL的变量赋值	daiyijun 2012-12-16	36530	mhleu 2012-12-16 21:37
[求助] 求问ISE原理图设计中如何截取一段总线的一部分组成新的总线	xiaohesdu 2012-12-16	02849	xiaohesdu 2012-12-16 21:19

1 ... 554 555 556 557558559 560 561 ... 893 / 893 页下一页

返回发新帖

账号		自动登录	找回密码
密码			注册

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 6 |主题: 31230|排名: 11

快速发帖

浏览过的版块

站长推荐 /1