数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 1 |主题: 31229|排名: 9

版主: yadog, everhappy, chevroletss, shiyinjita, chinafpga, dlb05061131, guofu2010, acgoal, neoitachi, arthur_wang_orz, tangyutao, wanghl_beijing, HADIST

1 ... 552 553 554 555556557 558 559 ... 893 / 893 页下一页

新窗全部主题最新热门热帖精华更多		作者	回复/查看	最后发表


[求助] 如何设置offset out约束的最小值	pwb1118 2012-12-31	23455	meteoryzy 2013-1-2 22:05
[求助] zynq7000的工程，SDK编译时，ps7_cortexa_9_0/lib/libxil.a无法生成	挂在天边的鱼 2012-11-13	48091	挂在天边的鱼 2013-1-2 20:47
[求助] 请问哪儿可以下载到NIRGAM这个仿真软件？	tianxiayidi 2013-1-2	02078	tianxiayidi 2013-1-2 13:46
[求助] 布局部先后的报告中“levels of logic=2”是什么意思	yanyuweilove 2012-12-18	23340	yanyuwei 2013-1-2 10:20
[求助] Verilog 中function综合的问题	tbb2009 2013-1-1	13736	orlye 2013-1-1 22:37
[求助] 请教一下32位虚拟机的问题	zhch7777 2012-12-30	13236	zhch7777 2012-12-31 21:55
[讨论] 刚刚想玩fpga,想了解一下各个公司的fpga的逻辑单元,请帮一下忙	gt2000 2012-12-23	62741	gt2000 2012-12-31 03:29
[求助] verilog设计风格的问题 ...2	holliwood 2012-6-6	186827	zhanghengi 2012-12-30 22:29
[求助] modelsim时序仿真ram初值读出来的都是0	apolloooooo 2011-5-30	85726	zhpg009 2012-12-30 20:23
[求助] modelsim仿真时module不在test下面，如何解决？	flyamo 2012-12-27	34925	狗笨笨 2012-12-30 19:41
[求助] 65nm后端设计应该的注意事项有哪些	signallv 2012-12-30	02015	signallv 2012-12-30 00:12
[求助] 求ml501开发板的ucf	zuiqiangzhe 2012-12-8	42347	chenhongyi123 2012-12-29 21:27
[求助] nclaunch的些问题	林夕种 2012-8-12	63581	温文2尔雅 2012-12-29 19:20
[求助] 请教一下全数字锁相环的问题	bucker 2012-12-23	73928	chen.terry 2012-12-29 17:05
[求助] 请问谁有专门用于测试缩放的图片	jkdgf 2012-12-29	01570	jkdgf 2012-12-29 14:39
[求助] 信号的方向性	574920045 2012-12-26	23154	shiyinjita 2012-12-28 22:05
[求助] 常用EDA软件，大家都用的什么版本呢？	Ie-w 2012-12-26	16055	yp19890718 2012-12-28 17:24
[讨论] 如果用逻辑电路来而非CPU来实现循环发送命令，什么方式比较好？	arccosx 2012-12-27	12398	yp19890718 2012-12-28 17:22
[求助] 求教大神：Timequest分析时，PLL输出问题	ksqnhm 2012-12-27	43116	蓝色风暴@FPGA 2012-12-28 10:42
[求助] verilog中repeat语句能否独立于过程块？	大帅哥1989 2012-12-13	37049	飞扬紫百合 2012-12-28 10:39
[求助] 求助：用iMPACT烧写程序到W25X40L问题	ksqnhm 2012-12-28	03261	ksqnhm 2012-12-28 10:30
[求助] ic5141原理图仿真时遇到的问题	骞子 2012-12-24	32300	handychien 2012-12-28 09:46
[讨论] ISE/Quartus的综合工具和综合约束	dkjhl623 2012-12-26	24149	dkjhl623 2012-12-28 09:44
[求助] 为什么仿真的时候信号的位数跟代码中的不一样？	xiaqianbin 2012-12-22	32843	magicwind 2012-12-28 00:21
[求助] verilog实现FFT和viterbi算法	441307320 2012-12-25	516814	orlye 2012-12-27 22:00
[求助] 综合后仿出现高阻态	xiaqianbin 2012-12-27	13953	教父 2012-12-27 20:45
[求助] 请教一个时序约束？ ...2	cihchenlin 2010-8-31	118059	y3rike 2012-12-27 17:04
[求助] 一个很简单的verilog问题	大帅哥1989 2012-12-12	52123	落日余晖 2012-12-27 12:19
[讨论] always的敏感信号是clk，描述语句中可以是“="的赋值语句吗？ ...2	frankjintao 2012-12-11	1910122	落日余晖 2012-12-27 12:14
[求助] ise 13.x以上版本如何使用partition 分区？	yangchao1t 2012-12-23	74984	chen.terry 2012-12-27 12:01
[求助] 怎么解决dc综合后的min_capacitance的violation	paopaochong 2012-12-26	23522	paopaochong 2012-12-27 11:11
[求助] matlab提取图像像素问题	白兰地 2012-12-26	02910	白兰地 2012-12-26 23:45
[讨论] ISE 仿真问题求助	zhh880419 2012-12-24	12211	acgoal 2012-12-26 20:50
[求助] 请教大家一个关于全局时钟的问题	xuruomu 2012-12-26	12492	acgoal 2012-12-26 20:48
[求助] 为什么这么多问题？？！！一个简单的反相器原理图仿真！！！	骞子 2012-12-26	410953	骞子 2012-12-26 20:26

1 ... 552 553 554 555556557 558 559 ... 893 / 893 页下一页

返回发新帖

账号		自动登录	找回密码
密码			注册

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 1 |主题: 31229|排名: 9

快速发帖

站长推荐 /2