数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 31012|排名: 6

版主: shiyinjita, guofu2010, acgoal, chinafpga, dlb05061131, neoitachi, tangyutao, yadog, everhappy, HADIST, chevroletss, arthur_wang_orz, wanghl_beijing

1 ... 548 549 550 551552553 554 555 ... 887 / 887 页下一页

新窗全部主题最新热门热帖精华更多 \| 显示置顶		作者	回复/查看	最后发表


[原创] 请问有调过SSD2825芯片的么？	atlandis 2012-12-19	01916	atlandis 2012-12-19 10:41
[原创] 这里可以求DE2-115开发板一块吗	zc4049 2012-7-28	11839	littlelijia 2012-12-19 10:25
求助：ISE中启动MODLSIM前仿真时出现的波形怎么是GSR、glbl之类。。	素净 2009-10-29	44298	gjp515872411 2012-12-19 00:00
时序仿真的时候出了点问题，请教各位	dongshusong 2009-11-11	33680	braveboys 2012-12-18 22:58
[讨论] 阻塞与非阻塞赋值的问题	shxr 2012-12-18	22147	acgoal 2012-12-18 21:48
[求助] 【Verilog】实际应用中非阻塞赋值问题	nano_dv 2012-12-17	22132	sunjianty 2012-12-18 21:11
[招聘] FPGA 讨论区最近不够活跃，急需补充新版主来参与管理	jackzhang 2012-12-18	01772	jackzhang 2012-12-18 20:01
[求助] 怎样用FPGA开发板实现AES加密算法	日月木易 2012-11-19	22506	tonyw1007 2012-12-18 13:25
[求助] 又来问个dc综合中module的问题了	284294022 2012-12-17	22370	my2817 2012-12-18 11:31
[求助] verilog：warning： tristates replaced by pull-up	summuy 2012-12-14	32538	acgoal 2012-12-18 08:24
[求助] 關於debussy的NWAVE	eddiesung 2012-12-18	01783	eddiesung 2012-12-18 00:24
[求助] 关于ISE11.1中的一个警告	20100630 2010-11-26	33401	asin28 2012-12-17 22:34
[求助] 救命啊！！！急急急！！	冷月734273606 2012-12-17	22055	冷月734273606 2012-12-17 22:25
[求助] about input delay	yangics 2012-12-17	01899	yangics 2012-12-17 22:14
[求助] Create Generated Clock 找不到 net 线怎么处理?	nono2000 2012-12-17	12296	jun_dahai 2012-12-17 15:42
[求助] keil c51调试器问题	zgj07 2012-12-17	02413	zgj07 2012-12-17 14:58
[求助] 不同相位的时钟	574920045 2012-12-15	42950	haow05 2012-12-17 13:42
[求助] ise不加约束，综合报告(资源使用、最高时钟)有意义吗	yangchao1t 2012-10-15	45284	bulonghu 2012-12-17 10:07
[求助] 一个简单的verilog程序，小数能直接赋值吗 ...2 3 4	tianyu751 2012-5-23	3613477	tiangua 2012-12-16 22:26
[求助] VHDL的变量赋值	daiyijun 2012-12-16	36267	mhleu 2012-12-16 21:37
[求助] 求问ISE原理图设计中如何截取一段总线的一部分组成新的总线	xiaohesdu 2012-12-16	02532	xiaohesdu 2012-12-16 21:19
[原创] FPGA设计思想的异同	爬上岸的小乌龟 2012-12-16	02159	爬上岸的小乌龟 2012-12-16 20:25
[求助] FPGA不要时钟可以工作不？或者说不外接时钟，可以内部通过延时取反电路生成时钟吗？ ...2	everhappy 2011-8-28	1810783	zgje40 2012-12-16 14:53
[求助] pspice与VHDL能否结合使用？	风神0105 2010-11-24	12259	zbf_sjtu 2012-12-16 13:29
[求助] 关于signaltap的问题	qiudanyi1 2012-12-13	21611	Timme 2012-12-16 11:58
[讨论] ISE里能将原理图转为verilog文件吗	hitjlj@sina.com 2012-12-7	510374	ll28 2012-12-15 22:26
[讨论] 交叉时钟域的MultiCycle约束问题	macrohard 2012-12-13	62758	88099988 2012-12-15 21:00
[调查] Quartus II 12.1 怎么都没人下载测试?	nono2000 2012-12-15	02039	nono2000 2012-12-15 13:38
[求助] 半带滤波器用多相实现	110500623 2012-12-8	53562	nicklwang 2012-12-15 12:38
[调查] 你从eetop下载的资料认真看了多少？	elec_zxm 2012-12-14	42967	飞扬紫百合 2012-12-15 11:52
[求助] 有没有什么工具可以帮助快速改动代码的hierarchy？	sunrisewu 2012-12-13	22134	rooti 2012-12-15 00:29
[求助] Cadence 仿真总线选择报warning	sample 2012-12-14	02173	sample 2012-12-14 11:08
[求助] 是否可以通过软件设置，让array型信号综合后使用M4K资源呢?	luokuing 2012-12-13	01943	luokuing 2012-12-13 20:25
[求助] 请问Identify工具的IICE parameter？	xiaocanmeng 2011-8-2	63433	asp200 2012-12-13 18:59
[求助] set_ideal_network无法在pin上设置的问题	liuguojia612 2011-5-31	36289	yangyuf1 2012-12-13 16:43

1 ... 548 549 550 551552553 554 555 ... 887 / 887 页下一页

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 31012|排名: 6

快速发帖

浏览过的版块

站长推荐 /1