EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子）› 数字IC设计【ASIC|IC前端|FPGA】› 数字IC设计讨论(IC前端|FPGA|ASIC)

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 2 |主题: 31146|排名: 7

版主: shiyinjita, guofu2010, acgoal, chinafpga, dlb05061131, neoitachi, tangyutao, yadog, everhappy, HADIST, chevroletss, arthur_wang_orz, wanghl_beijing

1 ... 544 545 546 547548549 550 551 ... 890 / 890 页下一页

返回发新帖

新窗全部主题最新热门热帖精华更多		作者	回复/查看	最后发表


[求助] xilinx FPGA怎么在p&r之后连上管脚？	284294022 2013-2-8	21393	284294022 2013-2-12 21:46
[求助] 请教denali里面，model的callback，可以只用作monitor吗？	ray-ic 2013-2-7	22618	sz8510171 2013-2-8 22:12
[讨论] 软件语言转为verilog 和FPGA内部嵌入arm---怎么办	lishi626 2013-1-31	65150	iidestiny 2013-2-7 21:39
[求助] 用ncverilog后仿的error：reversed part-select index expression ordering	sdustyj 2012-11-22	211104	kubilago 2013-2-5 16:56
VCS 后仿真时怎么看寄存器	yurenjie 2009-10-22	13538	zeushuang 2013-2-5 11:25
[求助] 积分算法会改变信号幅值吗？ - [悬赏 10 信元资产]	qlengyu 2013-1-21	44086	加油99 2013-2-5 09:47
[求助] 复杂函数用lookup table实现的问题	lpeter83 2012-10-8	74194	lpeter83 2013-2-5 04:15
[活动] [Zynq征文]ZC702与ZedBoard开发板的比较(原创) 精华1	wdzfd 2013-1-28	29204	wdzfd 2013-2-4 20:32
[求助] about timing loop	Gary.wang 2013-2-2	22619	kubilago 2013-2-4 14:11
[求助] altera的neek板子怎么样啊	574920045 2013-2-2	21965	574920045 2013-2-4 13:08
[建议]建议斑竹开辟FPGA约束专栏 ...2	b004004 2005-6-25	187914	nengtiansh 2013-2-2 21:45
[求助] 请教一下vcs 仿真systemverilog的问题	huanguestc002 2013-2-2	02632	huanguestc002 2013-2-2 20:00
[求助] 代码优化	xuewuhen2015 2012-1-13	32343	tiangua 2013-2-1 22:48
[求助] win7安装 Quartus 7.2之后，为何不能编辑IP核？	cdsmakc 2010-7-3	610601	fengtang2332 2013-2-1 16:41
[求助] 关于encounter导出的setload文件	irun2 2013-1-31	01749	irun2 2013-1-31 15:26
[求助] 求助，用synopsys amba VIP时遇到的问题	xaoyao 2013-1-30	03091	xaoyao 2013-1-30 18:13
[求助] 求助关于调用自己做的复数除法器的问题	qiudanyi1 2013-1-30	22030	qiudanyi1 2013-1-30 16:24
[求助] CF卡时钟怎么处理	wlyj000 2013-1-30	01698	wlyj000 2013-1-30 15:57
[求助] 问个xilinx fpga I/O连接的问题。	284294022 2013-1-20	72360	284294022 2013-1-30 11:18
大家来讨论一下异步fifo格雷码采集的问题	chenzhao.ee 2008-7-17	78556	sTone007 2013-1-29 21:45
[求助] casex	XIDIANCAD2 2013-1-28	52632	Timme 2013-1-29 19:51
[求助] verilog 存储器赋初值和输出	flyingsheep 2013-1-27	310671	czqczqczq28 2013-1-28 16:44
[求助] MAX11043这款AD的芯片谁用过？给点中文资料行吗？谢了！	zhpg009 2013-1-27	01340	zhpg009 2013-1-27 21:12
[求助] [求助] 用xilinx core generator 生成rom综合实现后，rom中没有配置好的数据	dddk 2013-1-27	12321	zhaichunhua168 2013-1-27 21:10
[讨论] 对于SPI接口的AD，有必要用Verilog描述一个标准的SPI接口吗？	zhpg009 2013-1-27	02384	zhpg009 2013-1-27 20:39
[求助] 求lattice Diamond的liense	foveryoung 2011-4-30	34523	canito777 2013-1-26 22:50
[原创] pt 标记模型和快速时序模型	aaronzht 2013-1-25	12350	zho_1984718 2013-1-26 09:08
[求助] 关于赛灵思物理约束的问题，attribute rloc of FDCPE_inst: label is "X0Y1	huhudebin 2013-1-24	33629	xiaowang_dmu 2013-1-25 19:25
[求助] 装了nc，直接敲ncverilog可以执行，但是在makefile里无法执行	cgssuccess 2013-1-20	15499	caicaixuehua 2013-1-25 18:29
[求助] 求助：signaltap II抓取波形问题	ksqnhm 2013-1-25	14230	eaglelsb 2013-1-25 15:29
[求助] 光纤传输音频	lilinxi4213 2013-1-24	32287	lilinxi4213 2013-1-25 11:21
[原创] 想询问下这段组合逻辑综合后，为什么GPMEMRD_o和GPMEMWR_o被提前上拉了呢	wmh_king 2013-1-9	62803	yishuihan111 2013-1-24 21:24
[求助] 时序报告的不明白之处	sxtz531 2013-1-22	43557	yishuihan111 2013-1-24 21:07
[求助] 关于module compiler	sunrisewu 2013-1-24	13427	sunrisewu 2013-1-24 16:18
[求助] 求助! 请问ISE如何保留module 端口信号名?	ctfans000 2011-11-29	43279	asin28 2013-1-24 16:11

1 ... 544 545 546 547548549 550 551 ... 890 / 890 页下一页

返回发新帖

账号		自动登录	找回密码
密码			注册

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 2 |主题: 31146|排名: 7

快速发帖

浏览过的版块

站长推荐 /1