一个分频的问题

tianninitian · 发表于 2013-2-10 14:41:38

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很普遍的面试题不会做请教版上的大虾门

Q. Design a state machine to divide the clock by 3/2.(for example 50MHz -> 33.3MHz)
(Hint: 2 FSMs working on posedge and negedge)

kalwinlue000 · 发表于 2013-2-12 22:43:44

这个是小数分频问题，用相关芯片可以实现或者先整数倍频在整数分频

云海孤鸿 · 发表于 2013-3-9 11:25:03

真不懂，锁相环不就解决了。。。

iyama · 发表于 2013-3-15 18:19:32

reg cnt = 0,1,2,0,1,2,0.....
always @posedge clk
if(cnt ==2)
clk0 <= 1;
else
clk0 <= 0;

always @negedge clk
if(cnt == 1)
clk1 <= 1;
else
clk1 <= 0;

assign clk_out = clk0 | clk1;

没跑仿真，应该对的吧
占空比 2：1

ddsheep1982 · 发表于 2013-3-20 13:09:11

错了吧，50M-33.3M应该是2/3吧？

[求助] 一个分频的问题

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