modelsim仿真时verilog调用VHDL模块，看不到reg信号?

chen.terry · 发表于 2013-3-9 14:41:38

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本帖最后由 chen.terry 于 2013-3-9 14:44 编辑

我有一个别人提供的VHDL模块xxx.vhd，现在需要验证它的功能，我用modelsim来做，于是我先建立一个xxx的verilog的wrapper叫做xxx_wrapper.v，然后
我新建一个脚本run.do:

quit -sim
vlog *.v
vcom -93 *.vhd
vsim xxx_tb

仿真时可以的，但是有个问题，我TB中的注诸如clk, reset_n等寄存器信号在modelsim的objects窗口中看不到。好像没有编译进去，但是功能仿真可以看出有结果，就是好多信号看不到。郁闷。有哪位碰到过吗？请教。

remnant · 发表于 2013-3-12 08:53:18

关闭modelsim的优化试试：修改modelsim.ini（该文件只读，先改属性），找到VoptFlow，该为0；
这个文件在modelsim的安装目录和你的prj目录各有一个；

ddsheep1982 · 发表于 2013-3-20 13:54:53

一楼正解

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