timequest 设置时钟关系

whyyxn · 发表于 2013-1-18 17:34:46

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在timequest分析的时候，比如说有两个时钟，CLKA和CLKB，都为10M，输入到FPGA内部；
并且CLKB比CLKA滞后90度（其实也可以认为是提前了270度的吧？？？？），那么该怎么
写约束告诉timequest呢，我写了两句create_clock:
create_clock -name {CLKA} -period 10.000 -waveform { 0.000 5.000 } [get_ports {CLKA}]
create_clock -name {CLKB} -period 10.000 -waveform { 0.000 5.000 } [get_ports {CLKB}]

Timme · 发表于 2013-1-18 19:07:31

create_clock -name {CLKB} -period 10.000 -waveform { 2.500 7.500 } [get_ports {CLKB}]

whyyxn · 发表于 2013-1-22 10:03:00

回复 2# Timme

多谢多谢，以前在哪里看到过，忘记了

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