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[求助] 两个面试问题求解

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发表于 2013-1-8 13:33:20 | 显示全部楼层 |阅读模式

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前天面试时,面试官有两个问题,不是很明白,请教各位一下:1 STA静态时序分析和后仿真(时序仿真)的区别是什么,可以只做其中一个吗?
2 FPGA控制片外的SRAM芯片,出现以下情况怎么办,比如时序分析发现数据线路径能够跑到100MHZ,而地址线路径只能跑到90MHZ,通过什么方法可以使得芯片跑到100MHZ?
谢谢!
发表于 2013-1-8 18:50:35 | 显示全部楼层
1、时序分析是看路径具体时间,后仿真是看结果,当然我们只做其中一个,更多的只做时序分析
2、地址位数比数据位数大,所以计数器大,所以跑的就慢,解决办法将大的计数器拆成两个小的计数器
发表于 2013-1-8 21:07:21 | 显示全部楼层
2):故意在片外SRAM的clock和片内地址总线的寄存器的clock间加一个相位差(skew)。来弥补setup的不足。
发表于 2013-1-8 21:22:18 | 显示全部楼层
回复 1# seulk


    1、你说的后仿真是post simulation吧?这个是动态时序仿真,主要验证的是在对应时序约束下,系统功能和行为的正确性。静态时序仿真就是静态仿真喽,验证的是系统各个路径是否满足时序要求,和功能无关。一家之言哈。
2、地址线应该是dff前面的的组合逻辑太过庞大导致时序不满足要求,要么减小这部分组合逻辑的规模,要么提高drive能力来降低delay,再高端的方法我这个外行就不在这误导群众了。
发表于 2013-1-8 21:59:36 | 显示全部楼层
我觉得STA是静态全面分析整个设计的同步时序,比较重要;后仿是动态的,基本上就是看看整个系统能不能跑起来,然后重点看一下false_path,发现时序问题的概率不大。
STA要认真做,后仿量力做吧。
发表于 2013-1-16 09:20:38 | 显示全部楼层
学习了。。
发表于 2013-1-16 10:51:00 | 显示全部楼层
2. 我觉得最有可能的情况是地址线比对应的数据线要晚一些,也就是说
这个是板级布线造成的地址走线延迟较大
才使得最高只能达到90MHz
我想的方法是将clk信号反相,其他的如数据信号,读写使能信号均延迟一拍再发送
这方法没有实践过,qp
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