EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子）› 数字IC设计【ASIC|IC前端|FPGA】› 数字IC设计讨论(IC前端|FPGA|ASIC)

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 31194|排名: 15

版主: shiyinjita, guofu2010, acgoal, chinafpga, dlb05061131, neoitachi, tangyutao, yadog, everhappy, HADIST, chevroletss, arthur_wang_orz, wanghl_beijing

1 ... 359 360 361 362363364 365 366 ... 892 / 892 页下一页

返回发新帖

新窗全部主题最新热门热帖精华更多		作者	回复/查看	最后发表


[求助] 请问 ISE planahead IO管脚约束界面的IN_TERM,OUT_TERM项是什么含义？	yangchao1t 2012-12-26	715249	btboy 2015-12-18 10:54
[讨论] 论坛中的曙光培训	荆雪伊人 2015-12-13	22549	荆雪伊人 2015-12-17 13:43
[讨论] 请问set_output_delay与network_delay的关系	somey 2015-12-17	02517	somey 2015-12-17 11:39
[求助] 求助，ISE 10.1布线不通过	1991邂逅1991 2015-12-15	23821	菜鸟要飞 2015-12-17 10:26
[求助] 【求助】synplify+ise 如何综合出保留原有module层次结构的网表	zjunmai 2015-12-17	23619	zjunmai 2015-12-17 10:26
[求助] 删帖	hzqianzebin 2015-12-16	22987	jun_dahai 2015-12-17 09:07
[求助] 请教个问题？？PCIe能收发环回吗？？	chanon 2014-4-17	22503	nickyanghy 2015-12-16 22:41
[求助] 寄存器本来可以写1后自动回0,加进去其他IP后，就无法回0	whynoreason 2015-12-16	32695	whz7783478 2015-12-16 18:46
[求助] USB的D+D-可以直接连接到FPGA或者CPLD的差分IO上吗？	china_sn0w 2015-12-16	12278	sme-ic 2015-12-16 16:35
[求助] 谁用过C或者Matlab直接转成Verilog的功能？	unionten 2015-4-3	32779	ccic 2015-12-16 15:44
[求助] 八段数码管计数verilog代码求助	petrel87 2015-12-10	73581	chengroc 2015-12-16 14:19
[求助] 求助：XILINX的时序约束问题 - [已解决]	ydh00002 2015-12-15	53616	ydh00002 2015-12-16 12:48
[求助] 哪位大神有握手协议的verilog代码，跪求分享	chang75161 2015-12-16	01930	chang75161 2015-12-16 10:57
[求助] 一个诡异的仿真错误	logue 2015-12-14	22308	高瞻forever 2015-12-16 09:35
[求助] 51 IP核DC综合求助	leon206 2015-12-15	11980	leon206 2015-12-15 21:59
[求助] 51 IP核DC综合求助	leon206 2015-12-15	01950	leon206 2015-12-15 21:19
[原创] 明德扬FPGA在线培训-基础课程下载	mdykj33 2015-12-9	32109	mdykj33 2015-12-15 17:35
[求助] Xilinx PCI IP核的使用	jiage001 2015-4-22	95247	nickyanghy 2015-12-15 17:06
[求助] 大神请进	M_My 2015-12-11	24033	菜鸟要飞 2015-12-15 16:42
[求助] 关于regmodel的mirror功能的使用	logue 2015-12-15	01710	logue 2015-12-15 15:53
[求助] Actel FPGA下载器问题？	huaweikai 2015-12-15	02374	huaweikai 2015-12-15 15:02
[求助] DSP48E核乘以小数该怎么截位操作	菜鸟要飞 2015-12-14	52716	菜鸟要飞 2015-12-15 14:49
[求助] dc约束--delay clock	歪枣树 2015-12-14	12425	老阮 2015-12-15 11:11
[求助] 关于ISE的编译的一个错误198 ...2	mengyuwei290 2015-11-26	115782	z894811350 2015-12-15 11:06
[求助] DDR2控制器，时序约束错误，哪位大神能帮帮忙？	JIANGXHUA 2015-1-10	13241	573436967 2015-12-15 10:53
[求助] VCD文件格式	nickyanghy 2015-12-14	13859	nickyanghy 2015-12-15 09:13
[求助] ise综合报告	嘻嘻之谈 2015-12-14	21901	nickyanghy 2015-12-14 23:32
[求助] 请问大神们，ln函数在Verilog里面可以用什么函数近似啊？	visage518 2015-12-14	43943	Jream 2015-12-14 22:44
[求助] 各位大侠求助，关于MCU的面积	Felix_ZYF 2015-12-14	53064	Felix_ZYF 2015-12-14 21:19
[求助] 请教时序约束	xiaoyangshanren 2015-12-10	22993	nickyanghy 2015-12-14 14:04
[求助] synplify调用ise时出错	dyfd1219 2015-12-14	02433	dyfd1219 2015-12-14 10:29
[求助] MIG 生成的DDR3 模型仿真问题求助	liumeco_jy 2015-12-13	02239	liumeco_jy 2015-12-13 18:27
[其它] 整理一下版面，希望本版还是以讨论为主，资料下载请到资料区，谢谢	arthur_wang_orz 2015-12-12	02114	arthur_wang_orz 2015-12-12 14:27
[讨论] 【FPGA学习过程】请问初入公司一般怎样培训FPGA工程师？ - [阅读权限 255]	西西在冰城 2015-12-10	22043	arthur_wang_orz 2015-12-12 14:23
[其它] 闲置zybo fpga开发部 vivado入门必备	bs62 2015-12-12	02647	bs62 2015-12-12 12:46

1 ... 359 360 361 362363364 365 366 ... 892 / 892 页下一页

返回发新帖

账号		自动登录	找回密码
密码			注册

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 31194|排名: 15

快速发帖

浏览过的版块

站长推荐 /1