rtl 组合逻辑时序违约时如何高效插入寄存器

luoyanghero · 发表于 2016-1-9 08:41:20

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

一般来说一个乘法结束后插一拍，一个大位宽的加法结束后插一拍，插拍的依据是根据dc报出来的延迟表来决定的。比如300m时，将不同位宽的加减乘放到dc里面，它会给出一个延迟，从而可以制作一个延迟表。在将算法翻译为rtl的时候，如何根据这个延迟表快速的插入寄存器？先不考虑除法。

luoyanghero · 发表于 2016-1-9 08:47:34

沙发。传统的方法是手工的一级一级的插拍。有没有根据工具来辅助插拍的？
比如我将没有插寄存器的代码画成rtl图，在图上进行排列，然后在某一段上一刀切下去就可以方便的插一拍？有这样的辅助工具吗？

南宫恨 · 发表于 2016-1-9 10:57:19

回复 2# luoyanghero

DC有一个功能叫retiming 他会重新排列你的rtl组合逻辑和寄存器的位置，使他从整体上来看，功能跟你写的rtl是一样的，并且满足时序。但是这么做，一致性检查根本过不了，因为这就相当于重新写了rtl代码，所以这功能基本不会用。要想做到整个项目工程的完整与一致，请仔细分析各个路径，自己决定在哪插入寄存器，毕竟工具在聪明，也没有你聪明，这样整个项目，可控可追。

luoyanghero · 发表于 2016-1-9 23:05:09

回复 3# 南宫恨

我不需要它给我插入寄存器。dc能计算出每个位宽的加减乘延迟，他能不能给我一个插入寄存器的建议，并生成rtl图，我自己再微调

kka · 发表于 2016-1-9 23:07:30

請問樓主您是希望由tool來處理還是你想在gate level 時,自己手動在netlist 裡面插入些cell 來處理呢?

luoyanghero · 发表于 2016-1-10 18:56:19

回复 5# kka
我希望使用tool辅助帮我处理，然后我再人为的微调

tangchaodefeng · 发表于 2016-1-10 22:24:28

很多时候工具只是提供给关键路径，在关键路径中寻找延迟最大的组合逻辑可以人工来找，也比较方便。

luoyanghero · 发表于 2016-1-11 08:55:53

回复 7# tangchaodefeng

关键路径对于优化rtl模块还可以，如果设计人员认为这个模块没发再优化了，在关键路径上需要插入10级寄存器(10级有些多，这里举个例子（），那有没有什么工具根据关键路径来给其他路径插入寄存器呢？

kka · 发表于 2016-1-16 23:34:00

回复 6# luoyanghero

樓主,目前tool的能力還無法這樣100%的做到. 以下是小弟我的建議:
1. 先思考清楚RTL架構的效能
2. 再透過tool的分析...自己手動的來修改netlist符合您想要達到的效能

[讨论] rtl 组合逻辑时序违约时如何高效插入寄存器

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /2