数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 8 |主题: 31346|排名: 10

版主: yadog, everhappy, chevroletss, shiyinjita, chinafpga, dlb05061131, guofu2010, acgoal, neoitachi, arthur_wang_orz, tangyutao, wanghl_beijing, HADIST

1 ... 155 156 157 158159160 161 162 ... 896 / 896 页下一页

新窗全部主题最新热门热帖精华更多		作者	回复/查看	最后发表


[求助] DC综合网表仿真，flip-flop行为不正确	bysg312 2020-12-7	74455	bysg312 2021-1-7 19:43
[求助] quartus 的signaltap的bus display format为什么选不了数据格式	mzy1997 2021-1-6	22509	ll_ago 2021-1-7 17:28
[原创] DC	lala0313 2021-1-5	22901	七点班车 2021-1-7 12:16
[原创] FPGA读写SATA 盘	scsi 2020-12-6	43281	lans0625 2021-1-7 11:39
[原创] FPGA矿机，比特币	春野雪 2020-12-28	83239	lans0625 2021-1-7 11:38
[求助] VC707时钟模块MMCM的FVCO计算困惑	come_on_sn 2021-1-2	53010	zzj0329 2021-1-6 19:05
[求助] 谁推荐一个usb3.0 device的IP CORE，用在XILINX的V6 - [悬赏 100 信元资产]	qazasdwsx 2015-5-6	85799	bt6767ak 2021-1-6 17:59
[原创] 数字IC DC	lala0313 2020-12-31	33411	cikulangsat 2021-1-6 12:53
[求助] adpll中的最基本延迟链TDC是用Verilog实现的吗，	阿斯siur 2021-1-6	02619	阿斯siur 2021-1-6 11:18
[原创] 最近在看pcie的DMA资料，自己开发的难度大吗？ ...2	american007 2019-6-24	1611287	轩辕志瑜 2021-1-5 22:32
[招聘] 【北京/成都】奕斯伟AI芯片招聘	chenyunxin 2020-11-9	13422	学习的bandit 2021-1-5 15:36
[求助] 求开源的ip核网站~~~~~~~~	yic2000 2012-10-16	45618	apuapu 2021-1-5 15:09
[原创] asic旅程之奇怪现象	yex 2020-12-22	52999	kdwwolf 2021-1-5 13:40
[求助] vivado 工程配置文件.xpr中的sources文件路径替换	kevin_nyquest 2018-4-27	33881	zzj0329 2021-1-5 13:20
[求助] verilog编程的小问题，求指教！ - [悬赏 1 信元资产]	JINNINE 2020-12-31	83723	wxqy_anita 2021-1-5 09:24
[求助] 关于generate语句的使用	come_on_sn 2021-1-2	12502	齐天大圣 2021-1-4 17:43
[求助] VCS-2013仿真问题	squirrel_216 2015-2-4	75218	齐天大圣 2021-1-4 17:29
[原创] calibre2015	石头111 2020-12-25	23097	石头111 2021-1-4 14:13
[求助] 关于Xilinx PCIe IP核仿真 ...2 3	chanjoe525 2015-7-22	2916688	小白小白123 2021-1-3 20:42
[求助] wsl下vcs运行的问题	Feverdream 2020-5-10	13237	KGback 2021-1-3 10:20
[求助] 同步时钟和异步时钟 ...2	单行路 2017-7-27	1527219	摸摸肉肉 2021-1-1 02:53
[求助] synplify里如何禁用dsp48	zzj0329 2020-12-31	13281	zzj0329 2020-12-31 20:56
[讨论] get_cells -filter通配符问题	河源皮 2017-10-20	116859	schuang2364 2020-12-31 17:24
[原创] Pyrope，强大的HDL，支持live流程	要你命3000 2020-12-30	23470	sunfire 2020-12-31 17:23
[求助] 怎么查看某个模块是否发生了冒险呢？	come_on_sn 2020-12-31	01814	come_on_sn 2020-12-31 17:18
[原创] vcs	lala0313 2020-12-27	43062	lala0313 2020-12-31 16:05
[求助] verilog设计中赋值语句的问题，求指教！ - [悬赏 30 信元资产]	JINNINE 2020-12-29	73629	JINNINE 2020-12-31 15:12
[求助] 新人求助这个运放相位裕度为多少	liuchonghui666 2020-12-30	22686	ll_9_iu_0 2020-12-31 10:48
[讨论] 设计了一款IP核要卖给其他公司，交付时，如何加密封装？	IC菜鸟无敌 2020-12-25	74373	胖大海1991 2020-12-30 21:51
[求助] 请问coretools的license如何生成及安装方法	dqwuf2008 2020-12-30	23614	dqwuf2008 2020-12-30 17:05
[求助] xilinx k7T325配置数据问题	wangjun403 2020-11-18	95150	zzj0329 2020-12-30 14:39
[求助] VCS和matlab联合仿真求助	flyket 2020-12-28	22978	wxqy_anita 2020-12-30 09:59
[求助] axi协议incr地址公式，求指教！！！ - [悬赏 30 信元资产]	JINNINE 2020-12-28	53938	JINNINE 2020-12-29 14:03
[求助] ISE 定时仿真有结果，但是post-translate输出一直为0	come_on_sn 2020-12-29	12028	come_on_sn 2020-12-29 09:35
[求助] 请问dc综合后如何基于每个模块的clock gating报告。 report_clock_gating命令显示的好像只有总的	classfor 2020-12-28	04231	classfor 2020-12-28 17:35

1 ... 155 156 157 158159160 161 162 ... 896 / 896 页下一页

返回发新帖

账号		自动登录	找回密码
密码			注册

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 8 |主题: 31346|排名: 10

快速发帖

浏览过的版块

站长推荐 /2