DC综合网表仿真，flip-flop行为不正确

bysg312 · 发表于 2020-12-7 15:25:17

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RTL仿真正常，然后用DC综合RTL代码得到DC综合网表，formality比对rtl与dc网表一致
用DC综合网表进行仿真，不带sdf，vcs编译时添加了+notimingcheck+nospecify，仿真结果错误，debug发现时由于flipflop的行为偶尔出现错误导致次问题出现，

有没有哪位大神遇到过此问题，想问下DC网表仿真时还需要进行其他的额外处理吗？

谢谢。

bysg312 · 发表于 2021-1-7 19:43:57

回复本问题，最终发现是因为设计中用到了时钟分频电路，是采用计数器逻辑来实现时钟分频，时钟分频时采用了非阻塞赋值，这种方式在进行后仿的zero_delay仿真时，就可能导致这两个时钟之间采样时出现clk race，从而导致波形上面看起来是D触发器的行为不正确，但是在实际电路中存在delay，因此这样是没有问题的

A1985 · 发表于 2020-12-7 16:59:09

本帖最后由 A1985 于 2020-12-7 17:00 编辑

时钟边沿问题吧，RTL，可以掩盖这额问题，电路是有可能出现，加入SDF满足setuphold就会消除，如果一定要仿真过，可以加入仿真工具采样都在时钟前后者后。

bysg312 · 发表于 2020-12-7 17:04:59

A1985 发表于 2020-12-7 16:59
时钟边沿问题吧，RTL，可以掩盖这额问题，电路是有可能出现，加入SDF满足setuphold就会消除，如果一定要仿 ...

”可以加入仿真工具采样都在时钟前后者后“
麻烦请教一下，这个操作是需要怎么设置呢？对应vcs编译选项如何进行配置呢？

kk2009 · 发表于 2020-12-8 02:17:50

完全不带timing仿真当然可能出错，不带sdf，需要对ndp的cell用单位延时。这样，所有的组合逻辑是zero delay，但是所有的flip-flop，latch的输出会有单位延时。

bysg312 · 发表于 2020-12-8 08:57:13

kk2009 发表于 2020-12-8 02:17
完全不带timing仿真当然可能出错，不带sdf，需要对ndp的cell用单位延时。这样，所有的组合逻辑是zero delay ...

但是vcs编译选项中已经添加了+notimingcheck+nospecify+delay_mode_zero选项了，那不就应该都是zero delay的了？

asic_service · 发表于 2020-12-8 09:03:09

在库的cell library的仿真模型中，使用DFF/Latch等时序cell有1unit delay的sim model。
如果没有这种model，自己手动(perl)替换，增加一个1unit的delay（不要给组合逻辑加，比如：DNAND，OR, XOR）。
数字前端技术交流QQ群：877205676

bysg312 · 发表于 2020-12-8 09:33:55

asic_service 发表于 2020-12-8 09:03
在库的cell library的仿真模型中，使用DFF/Latch等时序cell有1unit delay的sim model。
如果没有这种model ...

这个倒是没有了解过，我先看下，谢谢了

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