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[讨论] 在class中使用virtual interface前需要做的两件事情是什么?  ...2 feiying_cq 2012-5-19 107189 uiwjyb 2019-1-11 16:01
悬赏 [求助] 如何用systemverilog为有CPU读写寄存器的模块创建验证平台 - [悬赏 300 信元资产]  ...2 wrhwindboy 2013-9-10 1714856 wangzhanli12 2019-1-10 23:37
[求助] ncsim有没有一个自己finish的命令呢? naonaoli 2016-8-16 52573 lccchc 2019-1-10 19:16
[求助] 请教各路大佬,后仿真memory的Q端口(也就是输出)一直是x态问题 attach_img 770498962 2018-11-9 63124 saipolo 2019-1-9 20:29
[求助] AXI的VIP的dw_vip_setup生成例子不成功。求助!!! zhongdong911 2013-10-14 66843 longnv521 2019-1-8 19:28
[求助] vcs 仿真出现timeout怎么解决 attach_img lalala. 2019-1-7 43595 gaurson 2019-1-8 16:29
悬赏 [求助] 后仿时因为sdf版本不一样时,造成仿真结果不一样 - [悬赏 100 信元资产] zhouen 2019-1-3 64705 gaurson 2019-1-8 15:34
[求助] 【求助】VCS和Verdi联合仿真,无法生成FSDB  ...23 wownga 2014-11-19 2121587 le_wu 2019-1-7 16:56
求助:用VCS跑Systemverilog代码时,在makefile文件中的一个指令不懂  ...2345 pkulafang 2009-8-27 4317329 le_wu 2019-1-6 19:05
[求助] 关于职业规划的问题  ...2 ranshaoqiang 2014-4-15 105374 Andy126 2019-1-3 17:38
个人对SystemC开发的一些粗浅体会 tjaiwxc 2015-11-1 14402 Andy126 2019-1-3 15:27
[求助] 对于DC后仿真和PT后仿真的困惑 西门电工 2018-12-27 24030 西门电工 2019-1-2 20:59
[求助] 一个uvm仿真问题 attach_img lalala. 2018-12-31 61991 gaurson 2019-1-2 20:24
[讨论] IP的 验证算是模块级还是系统级 attach_img lalala. 2018-12-30 22607 dtyuzhou 2019-1-2 17:17
[求助] Vcs编译除了点问题,大神帮我看一下 attach_img lalala. 2018-12-30 21597 lalala. 2018-12-30 16:40
[求助] 电路计算 attach_img Zhaoyang_Mu 2018-12-30 01524 Zhaoyang_Mu 2018-12-30 11:22
[求助] IC5141引用calibre问题 yatn 2012-2-16 54985 xiaoyunbaixue 2018-12-29 17:26
[求助] 请教一个UVM的环境的实现问题 wc2shj 2018-12-23 41457 fangxing523 2018-12-28 17:18
[求助] 关于网表仿真的一些探讨和疑问 西门电工 2018-12-25 23787 西门电工 2018-12-25 20:26
[原创] 今天早上复习了DPI,发现cadence的sysverilog.pdf上gcc编译c语言少了个选项  ...2 bright1224 2010-12-29 1516578 tanbobobobobo 2018-12-25 19:47
[讨论] 寄存器模型ral 诸葛小天 2018-12-14 32096 770498962 2018-12-24 15:17
[求助] 求包含VCS的rehat 虚拟机 lynn414 2014-12-16 11630 天亮,落日以后 2018-12-24 14:22
[求助] vcs仿真错误  ...23 zhangjunxf 2014-6-24 2215262 jeff205952 2018-12-23 23:54
[讨论] 关于验证soc芯片中cpu代码问题的讨论  ...2 caicaixuehua 2012-12-15 127524 Andy126 2018-12-22 16:06
[求助] delay generation Zhaoyang_Mu 2018-12-17 41990 Zhaoyang_Mu 2018-12-20 15:15
悬赏 [求助] 请教一个问题如果使用ncverilog编译UVM库 - [已解决] attach_img  ...2 jamesning 2018-4-5 129999 lzj126 2018-12-19 17:53
[原创] dve打不开,请求大神指点 attach_img 江湖浮萍 2018-9-25 22635 我没逗你玩儿 2018-12-19 11:43
[求助] quartus调用modelsim做RTL仿真时报不产生IP核模型文件 且听风吟098 2014-9-12 33879 edwardk 2018-12-18 18:06
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[求助] HDL designer不能识别parameter,check时报错 attach_img 且听风吟098 2016-6-23 12295 tazngxi 2018-12-17 13:23
[求助] 菜鸟来问:verilog怎么调用systemc的module?  ...2 oscillator_cn1 2011-3-15 126161 Andy126 2018-12-16 15:07
[求助] systemc中这么一段Makefile文件是什么意思 chibijia 2009-12-15 66921 Andy126 2018-12-16 12:58
[求助] systemc与verilog联合仿真 attach_img lilyzhong 2014-4-24 96481 Andy126 2018-12-16 12:05
[求助] 关于UVM使用DPI,能否从C语言中调用sequencer里面的task  ...2 iyaowu 2015-6-11 136616 Andy126 2018-12-16 12:01
[求助] 关于张强的uvm实战,问一个很白痴的问题。 iyeloer 2018-7-3 22419 uiwjyb 2018-12-15 14:17
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