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[求助] questa编译uvm组件不通过 新人帖 wxy123 2020-9-3 11597 张崇钰 2020-11-13 16:07
[求助] perl脚本问题求助 attach_img qq781946487 2020-11-12 11965 A1985 2020-11-12 18:28
[求助] UVM寄存器模型能否对寄存器中的某个域单独操作 新人帖 litengmu64 2020-11-10 52783 张崇钰 2020-11-12 14:17
[求助] questasim怎么进行部分的notimingcheck 新人帖 qq82061489 2020-11-12 01651 qq82061489 2020-11-12 11:33
[讨论] sysnopsys attach_img 石头111 2020-11-9 22218 石头111 2020-11-11 15:26
[求助] NC-verilog怎么搭建UVM验证环境? just_meme 2020-11-9 12070 诸葛小天 2020-11-10 15:49
[求助] 有什么办法直接打开vcd文件看波形吗? 新人帖 jzyfff 2020-11-9 58338 jzyfff 2020-11-10 15:06
[招聘] 【北京/成都】奕斯伟AI芯片招聘 attach_img chenyunxin 2020-11-9 02497 chenyunxin 2020-11-9 23:11
[求助] systemverilog的断言放在什么位置呢? bbpfancy 2013-9-26 87125 iNostory 2020-11-9 20:20
[求助] uvm sequence 发生错误的crc的包,怎么搭建 dyytx 2016-10-23 94539 gzy123456789 2020-11-9 15:50
[原创] 关于UVM中C model的理解和Cookbook中如何引入C_based_stimulus 完整实例 attachment leapoo 2014-7-25 24029 琴声悠扬 2020-11-9 15:13
[求助] 有人看过《UVM实战》第二章的波形嘛?为什么rxd,rx_dv这些数据都是x态? attach_img 梦醒依惜醉 2020-11-9 01776 梦醒依惜醉 2020-11-9 14:52
悬赏 [原创] uvm_test中的相关问题 - [悬赏 1 信元资产] attach_img mioyo 2020-10-23 63215 mioyo 2020-11-6 14:55
[讨论] 请问各位大佬,使用verdi优缺点有哪些? 新人帖 梦醒依惜醉 2020-9-29 63799 saipolo 2020-11-6 09:50
[原创] Systemverilog语法问题分析——BNF使用方法 新人帖 zhuyimang 2020-11-5 12810 saipolo 2020-11-6 09:48
[求助] 求助:如何写ralf文件? oscillator_cn1 2012-7-11 610455 guoshuai1029 2020-11-5 14:54
[原创] mark下nc code cov排除某个signal或者signal[bits] attach_img anpengfei 2020-11-2 01732 anpengfei 2020-11-2 19:54
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[求助] 请问一下systemverilog 断言中assume 和assert的区别  ...2 interlm 2012-8-3 1415482 iNostory 2020-10-30 21:51
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[求助] 使用modelsim后仿,但无法调用库文件的问题 attach_img Fomalhaut 2020-10-29 01515 Fomalhaut 2020-10-29 12:26
[讨论] 关于UVM virtual function 语法的讨论 Freaco 2020-10-19 62521 xlteam2 2020-10-27 22:43
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