设为首页收藏本站
在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名：电子顶级开发网)

手机号码，快捷登录

手机号码，快捷登录

找回密码

  登录   注册  

快捷导航
创芯云服务  : 创芯大讲堂  | 创芯人才网 | 数字IC职业培训  EETOP诚邀线上IC培训讲师!
搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子）› IC验证› IC验证讨论
收藏本版 (97) |订阅

IC验证讨论 今日: 1 |主题: 6695|排名: 22 

新窗 全部主题  最新  热门  热帖  精华  更多 
作者 回复/查看 最后发表
[求助] 求助 SRAM HSPICE eecsir 2013-12-23 42173 daothang 2015-12-29 15:38
[求助] nc verilog dump波形问题 simonhqz 2015-12-23 83816 jyaray 2015-12-29 14:50
[原创] synopsys VIP  ...2 kingty308 2010-3-4 1310489 chinahhucai 2015-12-29 11:25
[求助] C++ test 调用 SV的函数，取不到想要的值 qingkongping 2015-11-30 22263 AnswerLJ 2015-12-26 11:08
[求助] 如何从验证环境返回值给仿真器 simonhqz 2015-12-25 11790 gogosese 2015-12-25 18:18
[求助] interface 和 dut 端口信号I/O方向是相反还是相同？ dyytx 2015-12-23 22014 Ameteur 2015-12-25 15:07
[求助] 怎样实现system_verilog 和c_model的联合调制呢? toby4111981 2015-11-25 11601 gogosese 2015-12-25 14:04
[求助] [求助]VCS。综合后仿真。反标SDF文件问题 chinabiao 2012-6-18 48627 yi4105635 2015-12-24 17:21
[原创] sv 怎么加队列的随机化约束 xjtuboy 2015-12-19 33136 AnswerLJ 2015-12-24 15:50
[讨论] 如何对断言的输出进行定向 AnswerLJ 2015-12-24 01834 AnswerLJ 2015-12-24 15:46
[求助] 新版本的modelsim是不是集成了类似verdi/debussy的功能？ arccosx 2014-1-23 93416 liuguangxi 2015-12-23 16:28
[求助] 求高手：regression sim， "bsub: command not found", 怎么解决？？ sanfranc 2015-12-18 46771 gaurson 2015-12-21 01:04
[求助] 如何在DVE中用Tcl对捕获信号进行进制变换？ Ameteur 2015-12-20 11762 Ameteur 2015-12-20 13:49
[求助] PHEMT 后端工艺 xqxq3026 2015-12-15 01587 xqxq3026 2015-12-15 10:56
[求助] 求助veridi配置技巧 朝誊 2015-12-15 01770 朝誊 2015-12-15 10:00
DC 的ungroup -all 和ungroup -all -flatten的相关问题 cwg540 2009-4-27 57605 _shanks 2015-12-14 18:09
[求助] icc怎么处理前端网表带进了的spare cell SKILLER 2015-12-10 12010 SKILLER 2015-12-14 10:24
[求助] 关于UVM的一些问题 jiangcx009 2015-12-11 22080 jiangcx009 2015-12-11 18:52
[求助] voltage area 潇风 2015-12-11 01938 潇风 2015-12-11 09:49
[求助] compile_ultra中的-incremental选不项是什么意思？ 潇风 2015-7-10 23129 潇风 2015-12-11 09:47
[求助] 数字后仿问题 oceanlee 2015-12-8 11775 oceanlee 2015-12-8 14:04
[求助] 芯片的复位验证？ recorner 2015-12-7 01869 recorner 2015-12-7 19:42
[讨论] [转]Verilog/Systemverilog/UVM simulation online yyzbest 2015-12-6 11950 qpbcl3 2015-12-7 10:53
[原创] IC 设计验证软件安装启动缺少库问题 attach_img kingyuan 2015-12-2 12337 georgejor 2015-12-4 17:27
[求助] UVM INFO输出关掉出现问题 goodivan 2015-12-3 11863 南宫恨 2015-12-4 11:09
[讨论] uvm 芯片中存在多个模块级联的情况，请问级联内部的信号怎么监测的？ attach_img allencherry 2014-9-11 63876 Ameteur 2015-12-3 22:49
[求助] sentaurus 初学者 关于sde命令的一个问题 attach_img 陈安妮 2015-9-7 12255 pnono 2015-12-3 21:21
[求助] randsequence使用方法 changdl 2015-12-3 02198 changdl 2015-12-3 11:23
[转贴] fopen的使用，verilog也这么用 shuke 2010-2-3 511622 fqcybf 2015-12-2 14:53
[求助] sequence定义为参数话的类，uvm会报warning,当前的sequencer不知道和那个sequence连接 allencherry 2015-12-2 01397 allencherry 2015-12-2 08:27
[讨论] DDR3 DQS 测量到的信号的回沟比较大，跟那些原因有关 attach_img 北極企鵝 2015-10-23 32819 lazybear 2015-11-30 10:22
[求助] ISE与questasim_10.1d联合仿真的问题。求教！ ryl_1989 2015-11-30 01834 ryl_1989 2015-11-30 00:21
[求助] UVM疑问 白兴金 2015-11-27 42061 白兴金 2015-11-28 21:01
[求助] 怎么解决formality验证中BBPin unmatched yanpeace 2015-7-14 14798 SKILLER 2015-11-26 09:31
[讨论] Verilog VHDL 排版插件 luoyanghero 2015-11-24 21895 haitaox 2015-11-25 09:02
下一页 »
1 ...113114115116117118119120... 192下一页
 返 回 发新帖

快速发帖

还可输入 120 个字符
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-9-21 13:40 , Processed in 0.028241 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块