想学习system verilog,但不知道该怎么入手，大家能不能给些建议呢

huobaihua · 发表于 2010-1-6 10:40:45

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huobaihua · 发表于 2010-1-6 10:42:02

我本开始对VHDL和Verilog都熟悉些，但对验证还不是很清楚，大侠们给些建议吧

wangfang221 · 发表于 2010-1-11 23:03:32

建议你看下vcs的帮助文档。里面有很详细的东西，从语法到搭环境什么都有。

qinghuabing2008 · 发表于 2010-1-12 18:22:16

我也刚开始学，感觉从systemverilog for verification入手，然后结合验证实例看看VMM for systemverilog ，感觉挺不错的。

BABABA · 发表于 2010-1-12 19:20:39

我也刚开始学，感觉从systemverilog for verification入手，然后结合验证实例看看VMM for systemverilog ，感觉挺不错的。
qinghuabing2008 发表于 2010-1-12 18:22

登录/注册后可看大图

同感。
sv for verification 这本书很不错，中文版的翻译得也挺好。
比较基础，讲得也很清晰

edalearner · 发表于 2010-1-13 11:36:24

想当年我是直接看lrm的，呵呵。

mark198510 · 发表于 2010-1-13 14:35:53

顶啊
学习中

GangsterD · 发表于 2010-1-13 17:52:16

这么听起来很复杂 -0-

neptune1983 · 发表于 2010-1-13 21:54:38

sv断断续续看了也有半年了，

ysenchen · 发表于 2010-1-26 13:41:15

Does any one have the way to setup test environment for system verilog verification?

[求助] 想学习system verilog,但不知道该怎么入手，大家能不能给些建议呢