关于代码优化问题

newaysoft · 发表于 2007-10-27 17:05:11

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module m(a,b);
input a;
output b;
reg b;
[email=always@(a]always@(a[/email])
begin
b=1&a;
end
endmodule

在Quartus II综合后，在RTL VIEWER 中只看到A与B连接在一起，没有门电路，这是不是代码被优化掉了呢，在什么地方设置可以禁止这样的优化呢，谢谢

qhlixpfh · 发表于 2007-10-28 13:09:07

组合电路，逻辑是b=a，输出等与输入是吗？
你希望综合出来那种逻辑门呢？

newaysoft · 发表于 2007-10-28 15:06:53

想弄个与门在中间

hudie2002 · 发表于 2007-10-28 15:56:55

好像结构化描述方式也不可以，
可以定义2个输入，其中1个置1应该可以

[ 本帖最后由 hudie2002 于 2007-10-28 16:16 编辑 ]

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