ise综合优化

BSXYZYC · 发表于 2016-1-12 09:48:25

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本帖最后由 BSXYZYC 于 2016-1-12 09:50 编辑

在ISE里面，将verilog语言综合后，下载到FPGA里面去验证的时候，发现一个问题：将某些信号拉出来做测试引脚时，会造成电路工作不正常，而将其去掉则电路不受影响。求助大虾们，有碰见过这种问题吗，我现在已经将ISE里面的某些优化选项去掉了，但是问题依旧在，请大虾不吝赐教，感谢万分！悬赏一百信元

z894811350 · 发表于 2016-1-12 10:21:50

我遇到过，代码问题。

lhw123 · 发表于 2016-1-12 10:55:13

直接去掉就行了，或者直接改代码

BSXYZYC · 发表于 2016-1-12 11:17:06

回复 2# z894811350
代码问题主要是指哪方面的呢？

BSXYZYC · 发表于 2016-1-12 11:18:03

回复 3# lhw123
修改代码主要在哪些地方修改呢

z894811350 · 发表于 2016-1-12 12:24:12

回复 4# BSXYZYC

总归是有不合理的地方！

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