如何设置W/L，使门电路输出上升和下降时间相同？

a741638000 · 发表于 2016-3-10 16:28:56

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1.我在用cadence做一个由D触发器（RS锁存器）与非门非门构成的PFD。
在参考别人的毕设论文时，作者说当pmos的W/L和nmos的W/L各自设置为XX时，每一种门电路由低到高和由高到底的时间相同，
比如他用0.5um工艺，他说：P和N的尺寸非门里分别为 1.1u/550n 2.2u/2.2u 或非门2.2u/550n 800/800n 与非门1.1u/550n 800/800n时间相同。
我用的是0.18um工艺，仿真后发现确实上升时间和下降时间有差别，但不明白该如何设置P和N的W/L。
查阅资料后仅仅发现对于非门 Kp/Kn={（Vdd-Vthn）/(Vdd-Vthp)}^2时相同，那对于与非门或非门该依据什么可以计算让时间近似相同？如果我学的知识不够，麻烦告知我我该看看什么书？
2.另外传输门的P和N的W/L比值应有什么要求？
3.我在看mos管参数时没有找到 lamuda沟道长度调制系数，在手算饱和区电流时，是否可以忽略沟道效应呢？（0.18um）
非常感谢您的帮助！

a741638000 · 发表于 2016-3-11 07:53:55

求助。。

albertchn · 发表于 2016-3-11 11:46:42

我没做过触发器。
我算过INV，INV上升下降时间是可以用公式估算的，参考北大出版社甘学温等人编著的集成电路原理与设计，第222页令TR TF相等可以；简单估算一个宽长比，然后放在INV中仿真很容易就调出tr越等tf。
我在仿真与非门或非门时候把逻辑简化做INV 同理可以估算宽长比
而做三态门时候，用反相器与非或非门搭建，先算出最后一级 pmos nmos宽长比然后让前级加在最后一集pmos nmos信号的输入波形近似，也可以得到tr tf的近似。