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[求助] 再分频时钟约束

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发表于 2013-12-23 11:18:32 | 显示全部楼层 |阅读模式

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本人设计中有两处分频,第一处由控制信号(EN_1)控制原时钟进行4分频或5分频,而这个4分频或5分频后的时钟再由另一控制信号(EN_2)进行控制,作为计数模块时钟进行计数,产生第二个分频后的时钟在模块中使用。请问,如上分频再分频的时钟该如何约束?
小弟第一次发帖,求助各位大大!
发表于 2013-12-23 11:26:07 | 显示全部楼层
FPGA还是ASIC?是使用PLL、DCM分频还是verilog代码分频?
 楼主| 发表于 2013-12-25 10:00:15 | 显示全部楼层
回复 2# eaglelsb

ASIC。通过verilog代码分频。请指教!
发表于 2013-12-25 16:38:30 | 显示全部楼层
第二次分的时钟如同第一次那样的分就好,也是指定频率,来源于哪,这个与级数应没关系吧。
发表于 2013-12-25 19:03:36 | 显示全部楼层
creat_generate_clock
 楼主| 发表于 2013-12-27 14:15:36 | 显示全部楼层
回复 4# eaglelsb


   这样写合理吗?
create_clock -name clk -..4
create_generated_clock -name clk_4     -master_clock clk     -divide_by 4 -source [get_pins xxx/clk] -add [get_pins CLK45]
create_generated_clock -name clk_5     -master_clock clk     -divide_by 5 -source [get_pins xxx/clk] -add [get_pins CLK45]
create_generated_clock -name clk_4_3  -master_clock clk_4 -divide_by 3 -source [get_pins CLK45]  -add [get_pins CLK38]
create_generated_clock -name clk_4_8  -master_clock clk_4 -divide_by 8 -source [get_pins CLK45]  -add [get_pins CLK38]
create_generated_clock -name clk_5_3  -master_clock clk_5 -divide_by 3 -source [get_pins CLK45]  -add [get_pins CLK38]
create_generated_clock -name clk_5_8  -master_clock clk_5 -divide_by 8 -source [get_pins CLK45]  -add [get_pins CLK38]


需要set_clock_groups吗?需要的话这样写?
set_clock_groups -physically_exclusive\
                          -group {clk_4 clk_4_3 clk_4_8}
                          -group {clk_5 clk_5_3 clk_5_8}
可是这样写 clk_4_3和clk_4_8是独立的啊
 楼主| 发表于 2013-12-27 14:17:01 | 显示全部楼层
回复 5# Gary.wang


   我上面的写法感觉还是约束不准确啊,麻烦看下,谢谢!
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