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[求助] 跨时钟域求助

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发表于 2012-11-19 12:14:33 | 显示全部楼层 |阅读模式

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设计中遇到一个跨时钟域问题,上一个时钟域的一个高电平信号作为下一个时钟域的触发信号,用chipscope 观察 我这个触发信号没有起到作用,请问大家是怎样解决类似的问题,需要算建立、保持时间,在ucf文件中加时钟约束吗? 请教各位有经验的前辈。
发表于 2012-11-19 16:34:09 | 显示全部楼层
你确定你上个时钟域的信号被下一个时钟域的采到了?
发表于 2012-11-19 17:25:25 | 显示全部楼层
一般来说慢时钟域往快时钟域同步的话,是可以采到的,但是反过来就不一定了。约束什么的都是最后看的,先看看两个时钟域的频率先。
 楼主| 发表于 2012-11-19 21:14:36 | 显示全部楼层
回复 2# icghost

就是没有被采到 才来求助的~
感谢
 楼主| 发表于 2012-11-19 21:15:40 | 显示全部楼层
回复 3# elec_zxm


   不加约束 那还需要什么特殊处理吗~
谢谢
发表于 2012-11-20 07:43:38 | 显示全部楼层
跨时钟域的信号要做跨时钟域处理,慢时钟到快时钟用寄存器打两拍,快到慢用握手或者pulse—synchronization,这是对一个bit的信号来说的
发表于 2012-11-20 13:06:12 | 显示全部楼层
快->慢的,先在快的clock1 domain用一个register把信号latch住,然后到另一个clock2 domain打3拍,用clock2打过2拍的信号同步到clock1,把latch信号清零。

input sig_pulse_clk1;
reg sig_pulse_latch_clk1;

reg syn_sig_pulse_latch_q1_clk2;
reg syn_sig_pulse_latch_q2_clk2;
reg syn_sig_pulse_latch_q3_clk2;

reg ret_sig_pulse_latch_q1_clk1;
reg ret_sig_pulse_latch_q2_clk1;
发表于 2012-11-21 18:33:37 | 显示全部楼层
回复 7# majia123qwe


    这个不是握手吗?
发表于 2012-11-21 22:18:02 | 显示全部楼层
学习了
发表于 2012-11-22 09:37:27 | 显示全部楼层
一直没有好的方法处理跨时钟域呢……
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