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本帖最后由 gbsid 于 2013-5-6 16:53 编辑
图中的clk2和clk3时钟周期是62，不同来源；clk4的时钟周期是12.5；A区域逻辑由mux1输出时钟驱动，B区域逻辑由mux3输出时钟驱动。并且A和B之间有数据交互，但是做了异步处理。 创建时钟如下： create_clock –name clk [get_pins mux1/z] –period62 create_clock –name clk10 [get_pins mux3/z] –period12.5 为什么dc综合以后报告的clk10时钟上的hold违例的时钟周期是37.5？clk10的setup违例路径的时钟周期是12.5。 请问上面的时钟约束有问题么？37.5那里来的？
报告结果类似下文： startpoint:xxxxxxxxxxxxxxxxxxxxxxxxxxxx (rising edge_triggered flip-flop clocked by clk10)
endpoint:yyyyyyyyyyyyyyyyyyyyyyyyyyyyyy (rising edge_triggered flip-flop clocked by clk10)
path group:clk10 path type:min
point Incr path
------------------------------------------------------ clock clk10 (rise edge) 0 0 .. .. .. .. .. .. data arrival time ..
clock clk10（rise edge） 37.5 37.5 library ... ... ... -------------------------------------------------------- -------------------------------------------------------- slace (...)
由于综合数据在内网，而我们搜索在外网，所以只能简略描述了，请大神，版主们帮我决绝一下啊！！
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发表于 2013-5-6 13:51:33
楼主
发表于 2013-5-7 09:06:33
