DC综合中clock latency uncertainty设置过大会发生什么情况

从这一刻信仰 · 发表于 2016-3-9 08:31:17

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和一同事讨论，这些时序因素设置过大时会导致电路面积增大。但感觉又不太对。比如比如设置uncertainty hold 为20ns，布线时在数据传输的路径上要插入很多buffer吗？？？

shuijinge · 发表于 2016-4-13 15:41:43

uncertainty 只是为了预估时钟树做完以后的skew吧，或是给时序检查留一些裕量，跟插多少buffer没有关系吧

杰克淡定 · 发表于 2016-4-13 19:48:15

uncertainty实际上是给设计留margin，设置的过大意味着时序约束更紧，当然会增加面积了。

yuxueqiu123 · 发表于 2016-6-27 09:26:24

uncertainty设置过大，hold很容易违例，PR时自然会插很多的BUF

杰克淡定 · 发表于 2016-6-27 11:37:46

uncertainty设置过大，就是加紧约束了，相当于提高频率，为了电路跑得更快，自然需要使用更大驱动的cell，从而面积增大。
一般foundry对不同工艺有推荐参考值，如果比较保守，你可以比参考值设得稍微大些，大太多就没必要了。

joysymbol · 发表于 2016-6-27 22:36:12

过犹不及啊

南宫恨 · 发表于 2016-6-28 10:51:52

20ns 确实太大了，除非时钟很慢

又是一个号 · 发表于 2016-6-28 10:54:44

回复 1# 从这一刻信仰

DC中的时钟树不是真实的时钟树，是为了后面进入ICC/Encounter中时钟树设置留取margin，DC中uncertainty=skew+jitter+margin，所以设置过大（jitter和skew+margin）会对完成setup变的困难，hold的影响是（skew）也变的困难

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