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查看: 4472|回复: 6

[求助] DC中clock_uncertainty与CTS之前clock_uncertainty的关系

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发表于 2016-9-29 12:40:31 | 显示全部楼层 |阅读模式

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本帖最后由 1027199631 于 2016-9-29 22:04 编辑

[size=18.6667px]理论上:DC中clock_uncertainty=jitter+skew+margin,在CTS阶段的uncertainty=jitter+margin,所以CTS阶段的clock_uncertainty的值比DC阶段的要小。但在实践过程中我是这样做的:[size=18.6667px]DC中的uncertainty为1ns,ICC后第1次导出netlist,抽取寄生参数进行STA分析时,hold violation数目多且总的hold violation达到1000多ns,最大的hold violation为-2.13ns但数量只有5个。因此,我在CTS之前将[size=18.6667px]clock_uncertainty设置为2ns,CTS之后进行clock_opt -fix_hold_all_clocks -only_hold_time来修复hold,这样做虽然会增加gate area但不会增加我整体design的area,再次进行STA分析时,hold violation大大减小了。问:我这种方法是否可行?
 楼主| 发表于 2016-9-29 22:04:44 | 显示全部楼层
顶顶顶
发表于 2016-9-30 09:56:03 | 显示全部楼层
那就是證明你用一大堆 hold time buffer 解了 hold time violation, 時鐘頻率長沒差, 若短不一定行得通.
 楼主| 发表于 2016-9-30 12:47:15 | 显示全部楼层
回复 3# kevin9133023


   10M的时钟频率,setup余量很多很多
发表于 2016-10-9 09:27:25 | 显示全部楼层
hold violation多半是skew没有调好吧,看你的速度虽然不快,但是uncertainty 2ns有点大
 楼主| 发表于 2016-10-9 12:10:03 | 显示全部楼层
本帖最后由 1027199631 于 2016-10-9 12:11 编辑

回复 5# zhanggd

我的时钟频率为10M,CTS之后skew大概是0.98ns的样子,如果pre_CTS之前,set_clock_uncertainty -hold 2 [get_clocks clk_in]应该就不矛盾了吧?
发表于 2016-10-9 13:41:06 | 显示全部楼层
回复 6# 1027199631


    pre-cts可以设置的大一点,在post-CTS改小点,看你的sign-off需求,这个uncertainty没有太硬性的要求,以PT报出来的timing结果为准吧
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