再分频时钟的约束

n1991i · 发表于 2013-12-23 10:23:58

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本人设计中有两处分频，第一处由控制信号(EN_1)控制原时钟进行4分频或5分频，而这个4分频或5分频后的时钟再由另一控制信号(EN_2)进行控制，作为计数模块时钟进行计数，产生第二个分频后的时钟在模块中使用。请问，如上分频再分频的时钟该如何约束？
小弟第一次发帖，求助各位大大！

陈涛 · 发表于 2013-12-23 11:49:10

写2次create_generated_clock

jnale · 发表于 2013-12-23 12:20:52

两次create_generated_clock, 两次的-source 都应该为相同的源时钟

n1991i · 发表于 2013-12-23 13:50:12

回复 2# 陈涛
假设原时钟是clk，你的意思是create_generated_clock 以clk为源产生clk_4和clk_5，再用create_generated_clock以clk_4和clk_5分别为源产生clk_div?四个create_generated_clock ？谢谢！

n1991i · 发表于 2013-12-23 13:55:50

回复 3# jnale
第二次分频引用的时钟源是4、5分频后的时钟net？再进行create_generated_clock?那master_clock是clk_4还是clk_5？

[求助] 再分频时钟的约束

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