咨询一个IO pad 例化的问题:
我的库中 IO pad 仿真用的verilog模型都是这种形式(没有说明文档):
module PDB02DGZ (I, OEN, PAD, C);
input I, OEN;
inout PAD;
output C;
bufif0 (PAD, I, OEN);
buf (C, PAD);
always @(PAD)
begin
if (!$test$plusargs("bus_conflict_off"))
if ($countdrivers(PAD) && (PAD === 1'bx))
$display("%t ++BUS CONFLICT++ : %m", $realtime);
end
specify
(I => PAD)=(0, 0);
(OEN => PAD)=(0, 0, 0, 0, 0, 0);
(PAD => C)=(0, 0);
endspecify
endmodule
我例化的时候,也是根据这个来吧?问题就是 I, OENAD;C; 要怎么连接? 是不是 原来设计中的 每一位输入/输出 都要连接一个例化? OEM使能我原来没用到啊,这个PAD信号是做什么用的? I,C是连接数据的?
谢谢。 |