后端基本概念讨论专用贴

sendfast2008 · 发表于 2013-5-14 16:38:16

065nm要特别关注EM，EM是检查了，但是看不出来是不是违例。

怎样算违例？有什么ruler吗？

求高人解答

xjg@hmes · 发表于 2013-5-14 16:45:01

回复 193# sendfast2008

EM有signal EM 和Power EM两种
你用什么工具查得？都有相应的report

sendfast2008 · 发表于 2013-5-15 19:15:38

直接用ICC查的power EM，以前也用AstroRail查过
signal EM没查过

tonyhard · 发表于 2013-5-16 10:40:39

以下两个问题之前问过，没有得到回答，如有知道的大侠请回答，多谢！
1,在DC合成的时候读入design的方法中：
analyze+elaborate和read_verilog之间有什么区别，和各自的优缺点呢？
2,create_clock和create_generated_clock的区别，
为什么要有generated_clock，有什么好处？

xdliuyuxin · 发表于 2013-5-25 17:42:33

不错的帖子，学习了。

lvdong19881008 · 发表于 2013-6-7 17:38:15

怎么理解一个cell的驱动能力
set_drive 与 set_drive_cell 的区别我知道一个是VDD带一个电阻驱动另一个是用lib里面的cell驱动
是不是在输入端 set_drive_cell 后就能得到被驱动cell的 output delay 跟 output transition
这个跟驱动能力有什么关系，除了这个之外就是开始问的驱动能力怎么理解怎么就驱动能力强了怎么就驱动能力弱了是不是跟点用的充放电有关系不可能用一个输入端口去驱动100个cell的端口能不能这么理解这是一个师兄大概这么解释的不是道对不对这应该是基本概念知识浅薄虚心讨教

lvdong19881008 · 发表于 2013-6-7 18:01:51

回复 191# tonyhard
generated clock 是从master clock 里分出来的
例如对一个时钟进行3分频分频出来的就是产生时钟而被分频的时钟就是主时钟

creat_clock 跟 creat_generated_clock 的区别

1. creat_clock 产生新的时钟域而 creat_generated_clock 不产生新的时钟域
2.generated_clock 跟主时钟是同相的
3.generated_clock 在设置约束时不需要添加额外的时序约束

lvdong19881008 · 发表于 2013-6-8 11:51:54

回复 128# ikey

你所说的拆分组合逻辑是不是就是增大ff1的输出延时来让数据满足hold check 为什么把组合逻辑拆分开就能增加延时呢？还有就是调整 clock latency 是不是往大的调？
然后 floorplan 能怎么影响呢？？你说的没辙的办法调整 clock cycle 是不是也是往大的调
但这样会影响工作频率是不是？？我是新人在研究这个帖子的问题望回复谢谢

ikey · 发表于 2013-6-8 14:10:48

回复 201# lvdong19881008

   你所说的拆分组合逻辑是不是就是增大ff1的输出延时来让数据满足hold check 为什么把组合逻辑拆分开就能增加延时呢？还有就是调整 clock latency 是不是往大的调？
然后 floorplan 能怎么影响呢？？你说的没辙的办法调整  clock cycle 是不是也是往大的调
但这样会影响工作频率  是不是？？我是新人在研究这个帖子的问题  望回复谢谢
########################
对于第一个是不是的回答：不是。
clock latency一般根据design要求。
floorplan影响什么指标？你问清楚。
如果客户需要1.2GHz的频率，如果你是设计工程师，请问你能跟客户说我现在的timing不满足，给我降到800MHz可以吗？
你的问题问得有点模糊，不知道怎么回答。如有不对请见谅。呵呵。

lvdong19881008 · 发表于 2013-6-8 15:09:01

回复 202# ikey

我的问题就是比较模糊因为我初学者好多概念比较模糊望谅解那再问一下拆分组合逻辑有什么用呢呵呵不知道这个问的对不

[讨论] 后端基本概念讨论专用贴

站长推荐 /2