verilog hdl 和vhdl哪一个以后比较有用呀？请各位大侠指教

ylnjust02

看来我的学 verilog hdl 了

kangkang321

俺们用verilog

coretendency

学一个就行了，关键是搞精了。和别人别冲突就行呵呵

hellozwx

Verilog，关键是整个流程工具支持情况好，发展势头好

kebon22

先学好一个

ranqi

verilog用得多一些

kenpachi11

谢谢分享

jasonL

verilog and vhdl both are hareware design language...

canoeeda

Verilog！！  我大学学VHDL后改Verilog。
建议你学Verilog先学人家的例子，将最简单的计数器、乘法器、加减法器、移位寄存器、译码器、数据选择器搞明白了。
当然最重要的是要明白不管哪种语言都仅仅是一种硬件描述语言，其实用语言写和用原理图搭电路是等效的，只有你知道对于你的项目需求你知道怎么搭电路了，你才能用HDL语言描述出来，也就是说先有电路这个“竹”你才能用HDL语言描述出来。不要本末倒置，切记切记！因此你要将上面所讲的那些基本的计数器等（所有的数字电路几乎都由这些构成除了RAM/FIFO等）的功能及时序都理解了，再学Verilog看人家的例子才能明白语言和电路是怎么等效的。

surprise

用Verilog吧，是趋势，而且验证上面有SystemVerilog,而没有SystemVHDL.