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楼主: 没事乱弹琴

verilog hdl 和vhdl哪一个以后比较有用呀?请各位大侠指教

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发表于 2007-12-28 23:34:56 | 显示全部楼层
看来我的学 verilog hdl
发表于 2007-12-30 03:33:38 | 显示全部楼层
俺们用verilog
发表于 2007-12-30 17:12:37 | 显示全部楼层
学一个就行了,关键是搞精了。和别人别冲突就行呵呵
发表于 2008-1-2 12:36:20 | 显示全部楼层
Verilog,关键是整个流程工具支持情况好,发展势头好
发表于 2010-6-17 23:34:16 | 显示全部楼层
先学好一个
发表于 2010-6-18 00:07:35 | 显示全部楼层
verilog用得多一些
发表于 2011-2-8 22:10:46 | 显示全部楼层
谢谢分享
发表于 2011-2-20 16:56:34 | 显示全部楼层
verilog and vhdl both are hareware design language...
发表于 2011-2-20 19:22:14 | 显示全部楼层
Verilog!!  我大学学VHDL后改Verilog。
建议你学Verilog先学人家的例子,将最简单的计数器、乘法器、加减法器、移位寄存器、译码器、数据选择器搞明白了。
当然最重要的是要明白不管哪种语言都仅仅是一种硬件描述语言,其实用语言写和用原理图搭电路是等效的,只有你知道对于你的项目需求你知道怎么搭电路了,你才能用HDL语言描述出来,也就是说先有电路这个“竹”你才能用HDL语言描述出来。不要本末倒置,切记切记!因此你要将上面所讲的那些基本的计数器等(所有的数字电路几乎都由这些构成除了RAM/FIFO等)的功能及时序都理解了,再学Verilog看人家的例子才能明白语言和电路是怎么等效的。
发表于 2011-2-20 20:22:36 | 显示全部楼层
用Verilog吧,是趋势,而且验证上面有SystemVerilog,而没有SystemVHDL.
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